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8TSRAM存算一体宏单元乘加运算能效仿真与外围设计

摘要

随着人工智能边缘计算对能效与算力密度提出极致要求，传统冯·诺依曼架构的“存储墙”瓶颈日益凸显。存算一体（CIM）技术通过在存储器内部直接执行乘加运算（MAC），大幅减少数据搬运，成为突破能效极限的关键路径。本研究以8TSRAM存算一体宏单元为对象，设计并验证了一款支持8bit精度MAC运算的电荷域CIM宏单元，重点攻克了电荷域乘加运算与灵敏放大器（SenseAmp）协同设计、读写时序协同优化等关键问题。

论文围绕“需求分析→总体设计→详细设计→仿真实现→性能测试”的工程递进思路展开。首先分析了边缘AI推理对高能效、高面积效率计算的需求，定下8bitMAC能效≥12TOPS/W、面积效率≥1TOPS/mm2、供电电压0.7V的设计目标。在总体设计中，提出基于8TSRAM位单元阵列、电荷共享电容网络与双端动态灵敏放大器的宏单元架构，并规划了读写时序协同控制策略。详细设计深入电荷域MAC计算模型、基准电压自适应调节电路及两阶段流水线式时序。基于28nmCMOS工艺，利用CadenceSpectre完成晶体管级仿真。测试结果表明，在0.7V供电下，MAC能效达到12.8TOPS/W，面积效率为1.15TOPS/mm2，均满足设计指标。论文最后总结了设计工作的创新点，分析了功耗与面积优化的