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面向边缘AI的存算一体化SRAM架构低功耗卷积神经网络加速器设计

摘要

随着物联网与边缘智能的爆发式增长，在资源受限的边缘设备上实现高能效卷积神经网络推理成为核心挑战。传统冯·诺依曼架构下，数据在计算单元与存储器间频繁搬运，造成的“存储墙”与功耗瓶颈严重制约了边缘AI的性能。本文针对这一痛点，以“存内计算”思想为出发点，设计了一款基于定制SRAM存算一体宏的低功耗卷积神经网络加速器。

论文遵循“需求分析→总体设计→详细设计→实现→测试”的工程递进逻辑展开。首先分析了边缘AI场景对卷积推理的算力、功耗与实时性需求，而后提出加速器总体架构，以存算一体宏阵列为核心，配合位线计算逻辑优化与可配置数据流，实现高并行度卷积运算。在详细设计部分，重点阐述了改进型SRAM存算宏的电路结构、多比特乘累加单元与位线电荷共享计算机制，并给出了控制逻辑与卷积映射方案。仿真与实现结果显示，该加速器在28nm工艺下，INT8卷积运算能效达到3.2TOPS/W，较传统数字加速器提升2.3倍，峰值吞吐率达256GOPS，可满足边缘端实时图像分类与目标检测等任务需求。

主要创新点包括：提出一种基于位线电荷共享计算的低功耗SRAM存算宏，减少模拟域转换开销；设计了一种可重构位线计算逻辑，支持多种卷积核尺寸与步长的灵活映射；采用多电压域与门控时钟策略，显著降低静态功耗。论文为边缘AI场景下的高能效