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嵌入式PCB（PCB-Embedded）的埋入式电容的介质厚度对容值精度的影响仿真

摘要

随着电子系统向高速化、小型化与高密度集成方向快速发展，埋入式电容技术凭借其降低寄生电感、节省板级空间的优势，已成为先进封装与PCB设计的重要方案。然而，埋入式电容的容值精度极易受介质厚度工艺波动的影响，难以满足高精度模拟电路与射频电路对容值偏差的严苛要求，成为制约该技术规模应用的关键瓶颈。

本文以嵌入式PCB中的平行板埋入式电容为研究对象，围绕介质厚度公差对容值精度的影响问题，展开系统的仿真分析与设计研究。论文首先基于平行板电容理论模型，构建了包含介质厚度参数化偏差的有限元仿真方案；其次，在选定的仿真工具中完成了电容几何建模、材料属性定义、网格划分与电场求解的详细设计；然后，通过参数化扫描不同厚度偏差水平，获取了容值偏差的定量变化规律，并建立了“容值公差—介质厚度公差”的映射关系。

仿真结果表明，容值相对偏差与介质厚度相对偏差呈近似线性关系，且在高介电常数薄介质层条件下，微小的厚度波动即可导致显著的容值分散。论文据此提出了面向不同容值精度等级的工艺控制要求，为埋入式电容的材料选型、层压工艺参数优化以及容差设计提供了工程依据。本研究的创新点在于将仿真手段与工艺容差分析相结合，形成了一套可复用的容值精度仿真评估流程，具有一定的理论价值与工程实用意义。

第一章绪论

1.1研究背