《8-9双模分频器的电路设计案例分析》3000字.docxVIP

PAGE

PAGE59

8-9双模分频器的电路设计案例分析

本章主要内容是研究如何设计基于0.18μmTSMCCMOS工艺的1-3GHz8/9双模分频器的总体电路和哥哥模块具体电路。

1.18/9双模分频器的总体设计

8/9双模分频器的电路如图1.1所示。它由同步4/5分频器、分频器和缓冲器组成。其中CLK为输入时钟信号，四个D触发器都采用的TSPC结构，其中f4/5为分频比为4和5的输出窗口，f8/9为分频比为8和9的输出窗口，MC为控制信号，两个缓冲器起到级间缓冲的作用。

图1.18/9双模分频器电路

如图1.1所示，同步4/5分频的工作频率高，而二分频工作频率低。所以，为了节约功耗，D触发器可以采用TSPC结构。

1.2触发器设计

触发器是双模分频器的核心模块，触发器的性能可以决定分频器的分频效果，所以在双模分频器的研究中，触发器的研究往往是最关键也是最必不可少的，触发器的种类有四种最常见，分别是源级耦合型（Source-Couple-Logic,SCL）触发器[13]、伪差分型（Pseudo-Differential）触发器[14]以及真单相时钟型（True-Single-Phase-Clocked,TSPC）触发器，本小节主要介绍这三种触发器的结构和原理。

1.2.1源极耦合触发器

SCL型触发器是这四种触发器里工作速度最快的触发器，它