数字逻辑电路实践教程——基于FPGA和Verilog 课件 第4章 基本逻辑电路设计实例.pptx

第4章基本逻辑电路设计实例

1.常用组合逻辑电路的设计组合逻辑电路在任何时刻产生的稳态输出只取决于该时刻电路的输入状态，与电路原来的状态无关。从电路结构上看，组合逻辑电路只有输入到输出的通路，没有输出到输入的反馈回路，电路由组合逻辑器件构成，不包含记忆元件。常用的组合逻辑电路有编码器、译码器、数据选择器、数值比较器、加法器等。用VerilogHDL对组合逻辑电路建模时，always语句的敏感信号必须是电平触发，且敏感信号列表要包含所有被赋值的信号。always语句内一般采用阻塞赋值。另外，也可以使用assign语句对wire型变量进行赋值，综合后结果也是组合逻辑电路。

1.常用组合逻辑