IC设计笔试准备与Verilog综合问题.pdfVIP

扬智2008

IC设计

1.

列出十个你最常用的Verilog的关键字或保留字，并说明哪些是可以综合的。

2.

以下两段代码是否有问题？能否综合？综合会是什么样的？

a)

always@

(B

或

data1

或

data2

或

data3)

case(B)

2b00:

A

=data1;

2b01:

A

=data2;

2b10:

A

=data3;

2b11:

A

=data4;

endcase

b)

总是@

(posedge

clk

或

negedge

rstj)

如果(~rstj)

A

=1b0;

否则开始

如

果

(counter12b00)

A

=C;

如果

(counter22b00)

A

=D;

结束

3.

同步时序电路是什么？异步时序电路又是什么？4.

逻辑综合的主要步骤有哪些？

______

5.

绘制图形来解释

setclocklatency/setclockuncertainty/setclock

transition

的物理意义以及

setup/hold

的计算。

6.

FT

和

CP

有什么区别？

7.

列举你所做过的

FPGA

项