SystemVerilog验证平台随机稳定性研究.pdfVIP

随机稳定性在System

Verilog验证平台中的研究

联发科技（合肥），合肥（Yao.Zhan@），联发科技（合肥）

，合肥（Hongcai.Cui@），联发科技（合肥），合肥（

aobing.Zhang@

)

——由于当前集成电路设计规模庞大，现代System

Verilog验证平台普遍采用随机激励与随机配置，以尽可能

覆盖所有可能的测试场景，从而实现功能覆盖率的收敛。一方面，验证平台的随机特性倾向于生成连设计者自身都难以预

见的合理场景；另一方面，验证需确保任何已生成场景都能被精确复现。本文将特定随机行为的可复现性称为验证

平台的随机稳定性。System

Verilog的随机性通过随机数生成器与随机实现。验证平台可通过使用相同初始且

不作任何修改来保证场景一致性。然而，若被测设计在整个集成电路项目周期中因发生变动，验证平台需相应调

整；若在此过程中发现某些设计且难以快速修