人民大课件EDA技术及应用第5单元.pptxVIP

EDA技术及应用高等职业教育本科精品教材主编周晶晶

PART01单元1EDA概述PART02单元2VerilogHDL结构与要素PART03单元3VerilogHDL描述语句PART05单元5常用模块电路的VerilogHDL设计PART06单元6基础设计PART07单元7IP核的应用目录CONTENTSPART04单元4QuartusPrime设计基础PART08单元8综合设计

PART05单元5常用模块电路的VerilogHDL设计5.1Verilog语言模块描述方式5.2组合逻辑电路设计5.3时序逻辑电路设计5.4状态机的设计

5.1Verilog语言模块描述方式

5.1Verilog语言模块描述方式在Verilog语言中,有3种主要的模块描述方式,分别是门级描述、数据流描述和行为描述。5.1.1门级描述门级描述作为一种较为底层的模块描述手段,基于基本逻辑门来构建电路。这种方式直接运用Verilog内置的门级原语and(与门)、or(或门)、not(非门)等对电路的结构进行描述,其与硬件电路的实际物理结构最为贴近,能够清晰地展现电路是由哪些具体的逻辑门构成的,以及它们之间是如何连接的。门级描述方式适合描述相对简单的组合逻辑电路,通过直接罗列逻辑门原语以及它们之间的连接关系