Xilinx FPGA原理与实践—基于Vivado和Verilog HDL2.4.3循环语句.pptxVIP

第二章VerilogHDL语言与VIVADO

;在Verilog中存在着多种循环语句，用来控制执行语句的执行次数。

这些语句C语言中很常见，也是必须的。

在FPGA设计中，循环语句不一定能被综合，

多用于在仿真代码生成仿真激励信号。

;forever语句：连续执行的语句。

格式：forever?begin语句块end

forever常用于仿真代码中。

仿真程序代码2.9中【1】和【2】是等价的，都是产生20个时间单位的方波，占空比50%。

仿真的时间单位，可以在系统中设置，也可以在仿真文件的开始加上：

`timescale1ns/1ps//时间单位1ns,精度1ps;repeat语句：?连续执行n次的语句。

格式：repeat（表达式）?begin语句块end

其中“表达式”用于指定循环次数，可以是一个整数、变量或者数值表达式。如果是变量或者数值表达式，其数值只在第一次循环时得到计算，从而得到确定循环次数。

repeat语句也常用于仿真。

例如

repeat(10)

begin

#10clk=0;

#10clk=1;

end

;while语句：??执行语句，直至某个条件不满足。

格