Xilinx FPGA原理与实践—基于Vivado和Verilog HDL2.4.2条件语句.pptxVIP

第二章VerilogHDL语言与VIVADO

;条件语句用于always或Initial过程块内部，

主要包含if-else语句和case语句。

if-else语句

用于判定所给条件是否满足，根据判定的结果（真或假）决定执行给出的两种操作之一。if-else语句有3种形式。

;如果语句有多条组成，必须包含在begin和end之内。

3种形式的if语句后面都有表达式，一般为逻辑表达式为关系表达式。当表达式的值为1，按真处理，若为0、x、z，按假处理。

else语句不能单独使用，它是if语句的一部分。

;;case语句是一种多分支选择语句，if只有两个分支可以选择，但是case可以直接处理多分支语句，这样程序看起来更直观简洁。

;;case语句的所有表达式的值的位宽必须相等。

在case语句中，分支表达式每一位的值都是确定的（或者为0，或者为1）；

在casez语句中，若分支表达式某些位的值为高阻值z，则不考虑对这些位的比较；

在casex语句中，若分支表达式某些位的值为z或不定值x，则不考虑对这些位的比较。

;VerilogHDL语言与VIVADO