DDR锁相环时钟驱动器技术手册.pdfVIP

DDR锁相环时钟驱动器

推荐应用：

DDR内存模块

产品描述/特性：

低偏斜、低抖动PLL时钟驱动器，支持1到10路差分

时钟分配——反馈引脚实现输入输出同步，高电平有效

OE使能输出，兼容扩频输入信号

规格：

输入/输出电平

输入和输出符合JEDEC

SSTL‑2。

开关特性：

峰峰值抖动（66MHz）：120ps

峰峰值抖动

(100MHz)

..75ps周期周期抖动（

66MHz）：120ps

周期周期抖动（100

MHz）：65ps

输出输出偏移：100ps

输出

上升/下降时间：650ps

‑

950ps

占空比：

49.5%

−50.5%

DDRPhaseLockLoopClockDriver

RecommendedApplication:

DDRMemoryModu

ProductDescription/Features:

Lowskew,lowjitterPLLclockdriver

1to10differentialclockdistribution

-Feedbackpinsforinputtooutputsynchronization

ActivehighOEtoenableoutputs

-Spread