数字电路设计笔试题与优化方案.pdfVIP

1、如下所示assertion，请问在图示波形中哪个时钟可以判定为success？

2、有一个电路模块M，其功能如下图。

假设只有如下器件：

请用上述器件实现该功能的电路。

3、信号a是一个变化频率为1Mhz的无限序列。使用Verilog实现，检查并计

数序列中1110110的个数。

4、用Verilog实现按键抖动消除电路，输入时钟频率为50Mhz，按键信号a低

于设定宽度（由cnt_cfg配置：00b表示5ms，01b表示10ms，10b表示

15ms，11b表示20ms）时，表示该信号是抖动，需要消除。

5、请回答以下问题：

（1）请简单解释时钟的skew和jitter的概念

（2）请描述可测性设计（DFT：designfortest）与验证的区别

6、下图电路在同一时钟域中，实现的功能是在SEL0与SEL1分别为0和1时，

将DATA0加DATA1的结果传给REG输入端。

现需要降低该电路的功耗，请使用常见的逻辑单元，在不改变上述电路功能的

原则下修改，画出修改后的电路图。