DDR5 SDRAM 规范解读下训练时序电气与电源_要点解读_2026.docxVIP

需要明确：CRC与奇偶保护是“检错”而非“纠错”于数据/命令层——它们发现错误，但纠正通常依赖上层重传或器件内ECC。因此它们是可靠性的“哨兵”，必须与实际纠错（片上ECC、系统ECC）和重传策略配合，才能形成完整闭环。单独启用CRC而不处理其报错，反而可能掩盖问题。

CA奇偶的意义在于：命令一旦传错（例如ACT的目标行被翻转），后果是访问了错误地址或执行了错误操作，比数据位翻转更危险。通过奇偶保护，颗粒可在检测到错误时进入既定错误处理流程（如告警或拒绝执行），避免静默的灾难性错误。CRC则主要兜底数据通路，与ECC构成“链路层校验+器件层纠错”的双重防线。

读写平衡与tRTW（读转写）、tWTR（写转读）、tCCD_L（长突发列间隔）等参数耦合。控制器调度器在生成命令流时，必须为这些转向预留足够间隔；在开启Geardown或长突发时，相关编码会变化，需在MR13与对应MR中正确设置。压力测试中应覆盖“读后立即写”“写后立即读”等转向密集场景，以验证平衡窗口充足。

15片上ECC与链路ECC

DDR5SDRAM规范解读（下）

训练·时序·电气·电源（JESD79-5D要点解读）

面向硬件工程师与存储设计者的标准要点梳理

内容性质：JEDECJESD79-5D标准要点解读与技术整理

适用读者：硬件工