PCIe Base 7.0 电气与102.4GTs PAM4物理层解读_要点解读_2026.docxVIP

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当链路需要改变速率或发生错误时进入Recovery，其中Equalization子阶段重新执行均衡。均衡分多个相位：Phase0由接收端测量并请求发送端预设；Phase1-3逐步细化系数，直到接收端眼图达标。

11.2上游与下游差异

18ATS/PRI/CRS机制

图2规范原图（截取自PCIeBase7.0）：PAM4信令与1b/1b编码相关架构示意。

FLIT将多种信息固定布局，CRC与ECC字节内嵌其中，使接收端能在符号出错时快速判定并触发重传。7.0在102.4GT/s下强制FLIT模式，是其可靠性的结构支柱。

PCIeBase7.0电气与102.4GT/sPAM4物理层解读

编码与FLIT·PAM4调制·信道损耗与均衡·LTSSM训练·Retimer·RAS与CXL协同

面向硬件与SI工程师的PCIExpressBase7.0电气物理层要点拆解

内容性质：标准要点解读与技术知识整理

适用读者：高速信号设计者、PHY/控制器工程师、系统板级设计者

1引言：速率演进与7.0的102.4GT/s

2编码演进：128b/130b与FLIT模式

3PAM4调制原理

4PAM4的利弊与工程权衡

5102.4GT/s信