HDB3码编码器及解码器verilog代码编程及实现.pptVIP

HDB3码编码器及解码器verilog代码编程及实现;通信原理;基带信号的选择： AMI码 HDB3码 HDB3码保持了AMI码的优点，克服了AMI码在遇到连“0”长时难以提取定时信息的困难，因而获得广泛应用。;HDB3码为3阶高密度双极性码，其编码规则为： 1将消息代码转换为AMI码； 2检查AMI码中连“0”的情况，出现4个或4个以上连“0”时，将第4个“0”变为与前一个非“0”符号同极性的符号，用“V”标识（+V和-V）; 3、 检查相邻V符号之间非“0”符号是否为偶数，如果为偶数，则将当前V符号前一个非“0”符号后的第一个“0”变为“B”,”B”的极性与前一个非”0“符号相反，并使“V”后的非“0”符号从“V”开始再交替变化。 ;;设计步骤： 插“V”的实现： 1、设置连“0”计数器，复位为0； 2、对输入信号进行判断，如果为1则计数器复位，且输出“01”； 3、如果为“0”，则对“0”进行计数，如果计数值不为4，则输出“00”； 4、如果计数值为“4”，则计数器复位，同时输出为“11”。; ;;;;;;;;;;;;;;;;;else out1=2b00; end always @(posedge clk) begin if(N1==2b01) begin if(counter1==2b10) counter2=2b00; else begin counter2=counter2+1; if(counter2==2b10) begin out2=2b11; counter1=2b00; end else begin out2=2b01; end end end else out2=2b00; end endmodule ;（3）扣V扣B模块 扣V扣B模块有三个输入信号，即时钟信号、V码信号和来自正、负整流输出的和路信号。由于该和路信号可能包含有B脉冲和V脉冲，因此需要在扣V扣B模块中，去除V和B脉冲。本模块的建模方法是，用V码检测模块所检测出的V码信号，去控制一个移位寄存器，若未碰到V脉冲，则整流输出合成信号在时钟的节拍下，顺利通过移位寄存器，当碰到有V脉冲时，该V脉冲将使移位寄存器清零。考虑到四连0，即V脉冲及其前面的三个码元应为0码，所以，可设置四位的移位寄存器，当V码清零时，同时将移存器中的四位码全变为0。不管是否有B脉冲，在此模块中，一并清零，因而无需另设扣B电路。另外移位四位寄存器起到延时四位时钟周期的作用，以使所检测出的V脉冲与信号流中的V脉冲位置对齐，保证清零的准确性 ;;信号叠加模块 module jia(in1,in2,clk,out0); input [1:0] in1; input [1:0] in2; input clk; output out0; reg [1:0] a; reg [1:0] b; always @(posedge clk) begin a=in1; b=in2; end assign out0=a+b; endmodule ;顶层模块 module yima(clk,BP,BN,out3); input clk,BP,BN; output out3; wire a,b; trans u1(.clk(clk),.BP(BP),.BN(BN),.P(P),.N(N)); findv u2(.clk(clk),.P1(P),.N1(N),.out1(out1),.out2(out2)); chvb u3(.clk(clk),.in(out1),.out(a)); chuvb u4(.clk(clk),.in(out2),.out(b)); jia u5(.clk(clk),.in1(a),.in2(b),.out0(out3)); endmodule