EDA实验报告实验二：模可变计数器的实验报告.docVIP

Nb大学实验报告 学生姓名：EDA教父 学 号： 61xxxx099 专业班级： 通信101 实验类型：□ 验证 □ 综合 □ 设计 □ 创新 实验日期： 2012-10-8 实验成绩： 实验二 模可变计数器的设计 一 实验要求 利用控制位M来改变模长要求M=1时模为114计数，M=0时模为16计数； 二 实验步骤 1.建立工作库文件夹，输入计数器的VHDL代码并存盘。 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY count IS PORT(CLK,M,EN,RST:IN STD_LOGIC; sel0,sel1,sel2:buffer STD_LOGIC; SG:OUT STD_LOGIC_VECTOR(7 DOWNTO 0); CLK1:buffer STD_LOGIC; GW,SW,BW: buffer STD_LOGIC_VECTOR(3 DOWNTO 0); COUT:OUT STD_LOGIC; SEL:OUT STD_LOGIC_VECTOR(7 DOWNTO 0) ); END count; ARCHITECTURE behav OF count IS SIGNAL CNT : STD_LOGIC_VECTOR(7 DOWNTO 0); SIGNAL J : STD_LOGIC_VECTOR(11 DOWNTO 0); SIGNAL CNT8: STD_LOGIC_VECTOR(2 DOWNTO 0); SIGNAL A : STD_LOGIC_VECTOR(3 DOWNTO 0); SIGNAL MODEL : STD_LOGIC_VECTOR(11 DOWNTO 0); BEGIN P1:PROCESS(CLK) BEGIN IF CLKEVENT AND CLK = 1 THEN CNT=CNT+1; IF CNT=130 THEN CLK1=1; ELSE CLK1=0; END IF; END IF; END PROCESS; P2:PROCESS(EN,RST,M,CLK1) BEGIN CASE M IS WHEN 0=MODEL=000000010101; WHEN 1=MODEL=000100010011; END CASE; GW=J(3 downto 0); SW=J(7 downto 4); BW=J(11 downto 8); IF RST=1 THEN J=(others=0); ELSIF CLK1EVENT AND CLK1=1 THEN IF EN=1 THEN IF JMODEL THEN IF GW=9 THEN J=J+7; IF SW=9 THEN J=J+103; END IF; ELSE J=J+1; END IF; ELSE J=(others=0); END IF; END IF; END IF; END PROCESS; P3:PROCESS( CLK) BEGIN IF CLKEVENT AND CLK=1 THEN IF CNT8010 THEN CNT8 =CNT8+1; ELSE CNT8=(OTHERS=0); END IF; END IF; SEL(0)=sel0 ;