第3讲VHDL语言及应用.pptVIP

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2017-09-21 发布于河北
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第3讲VHDL语言及应用.ppt

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数字系统与VHDL程序设计语言自控系王新刚一个n位的通用加法器，用几种描述方法来比较一下其区别 1）直接例化 library ieee; use ieee.std_logic_1164.all; entity adder is ?????? port(a, b, Cin : in??std_logic; ?????????????????? Co,sum :out std_logic); end adder; architecture rtl of adder is begin ???? sum = a xor b xor Cin; ???? Co??= ((a xor b) and Cin) or (a and b); end rtl; 以上是一位全加器的VHDL描述，下面是固定位数的全加器此例中为3位 library ieee; use ieee.std_logic_1164.all; entity addradom is ?????? generic (n : integer := 2);?????? ?????? port(a,b: in??std_logic_vector(n downto 0); ????????????Cin: in??std_logic; ????????????Co : out std_logic; ????????????sum: out std_logic_vector(n downto 0)); end addradom; architecture structure of addradom is ?????? component adder ??????????????port(a,b,Cin:in??std_logic; ?????????????????? Co,sum :out std_logic); ?????? end component; ?????? signal carry: std_logic_vector(n-1 downto 0); begin ?????? adder0: adder port map(a(0),b(0),Cin,carry(0),sum(0));?? ?????? ?????? adder1: adder port map(a(1),b(1),carry(0),carry(1),sum(1));???? ?????? adder2: adder port map(a(2),b(2),carry(1),Co,sum(2));?????????? end structure; 2）for＋generate????通过循环语句来减少行数，可以描述任意位加法器 library ieee; use ieee.std_logic_1164.all; entity adder is ?????? port(a,b,Cin:in??std_logic; ?????????????????? Co,sum :out std_logic); end adder; architecture rtl of adder is begin ???? sum = a xor b xor Cin; ???? Co??= ((a xor b) and Cin) or (a and b); end rtl; library ieee; use ieee.std_logic_1164.all; entity addradom is ?????? generic (n : integer := 15);?????? ?????? port(a,b: in??std_logic_vector(n downto 0); ????????????Cin: in??std_logic; ????????????Co : out std_logic; ????????????sum: out std_logic_vector(n downto 0)); end addradom; architecture structure of addradom is ?????? component adder ??????????????port(a,b,Cin:in??std_logic; ?????????????????? Co,sum :out std_logic); ?????? end component; ?????? signal carry: std_logic_vector(n+1 downto 0); begin ??????carry(