DDR Layout Guide 指导手册.pdfVIP

DDR Layout Guide SDRAM, DDR, DDR2, DDR3 是RAM 技术发展的不同阶段, 对于 嵌入式系统来说, SDRAM 常用在低端, 对速率要求不高的场合, 而在 DDR/DDR2/DDR3 中，目前基本上已经以DDR2 为主导，相信不久DDR3将 全面取代DDR2, 关于DDR, DDR2, DDR3, 其原理这里不多介绍, 其典型 差别就是在内部逻辑的预存取技术有所差别, 但是从外部接口之间 的速率来看, 他们基本类似, 就是clock，strobe，data，address, control, command等，无论是DDR/DDR2/DDR3，他们的clock 与data 的理论频率是一致的, 及clock=266MHz, 则对应的data=266MHzMHz(这 里可能有人反对, 觉得data应该等于533MHz, 其实它我们常说的 533MHz 的Bit Rate, 这里要注意一个周期是由0与1组成的, 我们 在SI 仿真时要注意了。) DDR/DDR2/DDR3 的Layout Guidelines 通常具有下面的格式 (只显示一部分，并且里面的参数参数参考) 本文结合Micron 与Freescale 的DesignGuidelines，详细介 绍DDR2的layout方面需要注意的问题，从总体来看，就可以归纳为上 面那张图所表现的形式。本文中关于lql-xxx为个人文章编号，无实际 意义。另外，读者可以参阅本站的另外一篇文章DDR2 design checklist。 1. Micro 建议 VSS 为数字地，VSSQ 为信号地，若无特别说明，两者是等效 的。VDD为器件内核供电，VDDDQ 为器件的DQ和I/O 供电，若无特别说 明，两者是等效的。本文内容可以和 lql-003-DDR Designer Check list.doc 配合使用，作为DDR 设计原则指导资料。 对于DDR来说，定义信号组如下： l 数字信号组DQ，DQS，DM，其中每个字节又是内部的一个信道Lane 组，如DQ0~DQ7，DQS0， DM0为一个信号组。 l 地址信号组：ADDRESS l 命令信号组：CAS#，RAS#，WE# l 控制信号组：CS#，CKE l 时钟信号组：CK，CK# 1.1 印制电路板 PCB Stackups 推荐使用6 层电路板，分布如下： 图1 l 电路板的阻抗控制在50~60ohm l 印制电路板的厚度选择为1.57mm(62mil)。 l 填充材料Prepreg 厚度可变化范围是4~6mil。 l 电路板的填充材料的介电常数一般变化范围是3.6~4.5，它的数值随 着频率，温度等因素变化。FR-4 就是一种典型的介电材料，在100MHz 时的平均介电常数为4.2。推荐使用FR-4 作为PCB 的填充材料，因为它 便宜，更低的吸湿性能，更低的电导性。 一般来说，DQ，DQS和时钟信号线选择VSS 作为参考平面，因 为VSS 比较稳定，不易受到干扰，地址/命令/控制信号线选择VDD 作为 参考平面，因为这些信号线本身就含有噪声。 1.2 电路板的可扩展性 根据JEDEC 标准，不同容量的内存芯片一般引脚兼容，为了实现电路板 的可扩展性，如128Mb 与256Mb 的兼容应用, 只要它们是Pin to Pin， 在设计时就可以实现两种Memrory 的兼容性。 未用的 DQ 引脚： 对于x16的DDR 器件来说，未用的引脚要作一定的处理。例如x16 的DDR 来说，DQ15：DQ8 未用，则处理如下，将相关的UDM/DQMH拉高用来屏蔽 DQ 线，DQ15：DQ8通过1~10k 的电阻接地用来阻止迸发写时的噪声。 1.3 端接技术 串行端接，主要应用在负载DD