AVS I帧视频编码器的FPGA实时实现技术报告.docVIP

AVS I帧视频编码器的FPGA实时实现 第一节 系统设计 本项目基于FPGA平台完成CIF分辨率图像的实时采集、AVS全I帧压缩编码，和网络传输。本项目主要由视频采集系统，数据调度系统，I帧编码系统和以太网传输系统构成，其实现框图如图1-1所示。 图1-1 系统设计框图 视频采集系统主要完成将复合视频解码成YUV（4：2：0）数字视频，为AVS 全I帧编码准备好视频数据。 数据调度系统主要完成向I帧编码系统提供原始数据，同时将编码后的码流传输到以太网传输系统。视频数据吞吐量大，带宽高，涉及到低速存储器（如DDR）和高速存储器（如FPGA内部RAM）之间大量的数据交换，成功的数据调度策略是实时实现编码的关键技术之一。本系统包含实验室设计的DDR控制器IP核和数据调度IP核。 I帧编码系统主要完成AVS视频I帧实时编码，整个系统包括帧内预测模块，变换量化熵编码模块和控制模块。整个系统使用硬件描述语言独立设计完成。 以太网传输系统主要完成对AVS码流的打包，传输到PC机。本系统包含实验室设计的以太网控制器IP核和网络传输协议IP核。 PC机上的AVS播放器采用DirectShow架构，基于本实验室完成的AVS解码器设计了AVS实时播放器，用来验证AVS编码系统的实时编码能力。 第二节 数据采集与数据交换 前端视频采集模块采用TVP5150PBS视频解码器将输入的PAL视频信号进行转换成数字YUV（4:2:2）信号，输出格式为ITU-R BT.656。 系统上电后，FPGA通过IIC总线对TVP5150解码器进行初始化配置，接通复合视频信号后，TVP5150即可正确输出8位数字YUV视频信号至FPGA。由于接收的视频信号为ITU565格式，视频信息仅由8位视频信号组成，没有独立的行、场同步信息，所以，FPGA需要从接收的8位视频信号中提取行场同步信号，并将相邻8位数据（亮度、色差信号）转换成16位视频信号。 转换后的16位视频信号经DDR SDRAM控制器写入到外部DDR SDRAM存储器中，系统采用的DDR SDRAM存储器容量为16M*16bit，利用迸发模式，将接收的一行视频信号存储到DDR SDRM的一行，则一帧视频信号可存储器在DDR 的一个Bank空间。 视频编码时，按照宏块顺序从DDR 中读取数据，即第一个宏块数据为DDR SDRAM中的第1行至第16行、列地址0至15的前16个地址数据，第二个宏块为DDR SDRAM第1行至第16行、列地址16至23的数据内容，其余宏块读取地址依次类推。 第三节 模块设计 3.1 帧内预测模块 帧内预测模块从功能上可以分为参考样本获取模块和像素值预测模块参考样本获取模块 功能描述：参考样本获取模块主要是将重构数据按子块进行保存，暂存到双端口RAM中，并从重构子块中提取相应的边界数据，即当前子块的右列、下行和右下像素值，并将其存储在寄存器中，作为下一子块的参考数据；保存的当前块边界进行重组得到参考样本，该参考样本作为像素值预测模块的边界参考数据。 图-1 子块重构数据保存 图-2 亮度参考样本获取模块状态转移图 stidle为空闲状态，streceive 为数据接收状态，stm 为中间的判断状态，根据count值，分别执行不同的指令。st0 st1 st2 st3产生用于各个子宏块预测的边界参考数据， strans 状态时输出边界参考数据，stwait 状态等待下一个子宏块的重构数据。 仿真图-3 亮度参考样本获取模块仿真 datain为输入的16x16宏块参考数据，dataout为用于子宏块0预测的参考数据。 该部分综合后的使用资源如下图所示： 图-4 亮度参考样本获取模块资源利用情况 3.1.2像素值预测模块 功能描述： 图-5像素值预测模块状态机Idle为空闲状态仿真图-6 亮度模块图-7 亮度模块图3-8 RDQIIR模块的状态转移图 stidle为复位时的空闲状态，等待使能信号有效。streceive是数据接收状态，当使能信号有效时接收8*8块的残差数据。stread、stline和stdefer状态时，读取8*8块的一行数据，进行DCT水平变换，并将变换后的数据存入ram中。stread1、stvertical和stdefer1状态读取8*8块的一列数据，进行DCT垂直变换，并将变换后数据存入ram。stread2、stquant和stdefer2状态开始对数据量化，量化后的数据通过dataout信号输出。stread3、stvertical1和stdefer3状态对数据进行反DCT垂直变换的状态。sttransmit状态下输出量化后的数据。 仿真结果如下图所示： 图3-9 xAVS算法中一个子宏块的重构数据 图3-10 ModelSim SE 6.2b仿真结果(RDQ