FPGA系统设计基础--1.4 FPGA的设计工具.pptVIP

1.4 FPGA设计工具 ;1.4.1 Altera的可编程逻辑器件设计工具 ;使用MAX＋PLUSⅡ和QuartusⅡ软件开发可编程逻辑器件，包括设计输入、项目编译、设计校验及器件编程等过程。MAX＋PLUSⅡ和 QuartusⅡ提供了全面的逻辑设计能力，设计人员可将文本、图形和波形等设计方法自由组合，建立起层次化的单器件或多器件设计。编译过程完成最小化逻辑综合、适配设计项目于单个器件或多个器件以及形成编程和配置数据等工作。设计校验包括功能仿真、时序仿真、影响速度的关键路径的延时预测以及多种系列器件混合使用的多器件仿真。;1. MAX＋PLUSⅡ设计工具 ;MAX＋PLUSⅡ提供丰富的逻辑功能库供设计人员调用，其中包括74系列全部器件的等效宏功能库和多种特殊的宏功能（Macro Function）模块以及参数化的宏功能（Magefunction）模块。MAX＋PLUSⅡ还具有开放核的特点，允许设计人员添加自己的宏功能模块。充分利用这些逻辑功能模块，可以大大减轻设计的工作量，成倍缩短开发周期。 MAX＋PLUSⅡ软件支持各种HDL语言设计输入，包括VHDL、Verilog HDL和 Altera自己的硬件描述语言 AHDL。 ;MAX十PLUS Ⅱ编译器可以工作于PC机及在各种工作站平台上运行，使其成为业界唯一具有与平台和结构无关的可编程逻辑设计环境。Altera与业界处于领先地位的EDA工具厂商组成 ACCESS联盟，确保了 Altera EDA具与这些支持Altera器件的 EDA工具之间接口。 ;（1）MAX＋PLUSⅡ的安装 ;（2）版本;2. QuartusⅡ设计工具;QuartusⅡ的安装需要的PC机系统配置：奔腾Ⅱ或更好的PC机，256 MB以上的有效内存，不低于 128 MB的物理内存，1.5 GB以上的硬盘空间，Windows 98、Windows 2000或Windows NT 3.51、Windows NT 4.0操作系统，17英寸显示器。 与MAX＋PLUSⅡ一样，QuartusⅡ也分为商业版和基本版。 ; 通过EDIF网表文件、SRAM目标文件（.sof）参数化的模块库（LPM）、 Verilog HDL、VHDL及DesignWare组件来共享信息， QuartusⅡ和MAX＋PLUSⅡ软件可与 Cadence、Mentor Graphics、OrCAD、Synopsys、Synplicity、Exemplar Logic及 Viewlogic等许多公司提供的多种 EDA工具接口。 QuartusⅡ能够调用其它工具进行综合仿真，其它EDA工具也能够直接调用 QuartusⅡ工具进行设计编辑。 ;1.4.2 Xilinx的可编程逻辑器件设计工具 ;1. ISE 5.x的特点;ISE具有强大辅助功能，在编写代码时可以使用编写向导生成文件共和模块框架，也可使用语言模板（Language Templates）帮助编写代码。在图形输入时可以使用ECS的辅助项帮助设计原理图。另外，ISE的 Core Generator和 LogiBLOX工具可以方便地生成 IP Core （IP核）与高效模块为用户所用，大大减少了设计者的工作量，提高了设计效率与质量。 ISE 5.x通过改进综合、实现等关键环节的优化手段与方法，提高了设计的工作速度，减小了设计消耗的面积，使设计结果能更好地调动芯片的内部资源，工作更高效。 ;ISE 5.x采用了增量方式综合与增量方式布局布线设计流程。增量方式综合是在综合过程仅对修改过的模块进行重新编译，保持未改变设计的原有综合结果。增量方式布局布线与之相似，对未变化模块保持原有布局布线结果，仅对更改部分进行重新布局布线。增量设计流程大大减少了综合与布局布线所消耗的时间，保证了未改变部分的实现结果与上次实现一致，提高了整体设计的可靠性。 ;ISE 5.x的结构设计向导（Architecture Wizard）能方便地定制数字时钟管理器（DCM，Digital Clock Manager）和高速 I／O（Rocket I／OTM），生成可综合的HDL源代码。 ISE 5.x的引脚与区域约束编辑器（PACE，Pinout and Area Constraints Editor）能方便地指定I／O管脚约束，直接引出测试脚，并能对设计进行面积约束，自动生成用户约束文件，是约束编辑器Constraints Editor）的一个有益补充。 ;ISE工程管理器（Project Navigator）的信息显示区具有对所有操作步骤的命令显示，使用这些命令可以采用批处理命令方式运行ISE 内部工具，完成综合、翻译、映射、布局布线直至配置文件生成。 IP核生成器（Core Generator）具有生