移位相加8位硬件乘法器电路设计.docVIP

南昌航空大学实验报告 年 月 日 课程名称: EDA技术实验 课程名称: 移位相加8位硬件乘法器电路设计 班级:__姓名: 同组人:___________________________ 指导老师评定:___________________________签名:________________________ 实验目的 学习移位相加8位硬件乘法器电路设计； 进一步提高学生应用EDA技术进行项目设计的能力。 实验原理 纯组合逻辑构成的乘法器虽然工作速度比较快，但过于占用硬件资源，难以实现宽位乘法器；基于PLD器件外接ROM九九表的乘法器则无法构成单片系统，也不实用。本实验由8位加法器构成的以时序逻辑方式设计的8位乘法器，具有一定的实用价值。其乘法原理是：乘法通过逐项移位相加原理来实现，从被乘数的最低位开始，若为1，则乘数左移后与上一次的和相加；若为0，左移后以全零相加，直至被乘数的最高位。 图5-1 原理框图 实验内容 移位相加8位硬件乘法器电路原理图如图5-2所示；系统由8位右移寄存器（SREG8B）、8位加法器（ADDER8）、选通与门模块（ANDARITH）和16位锁存器（REG16）组成START信号的上跳沿及其高电平有两个功能，即16位寄存器清零和被乘数A[7..0]向移位寄存器SREG8B加载；它的低电平则作为乘法使能信号。CLK为乘法时钟信号。当被乘数被加载于8位右移寄存器SREG8B后，随着每一时钟节拍，最低位在前，由低位至高位逐位移出。当为1时，与门ANDARITH打开，8位乘数B[7..0]在同一节拍进入8位加法器，与上一次锁存在16位锁存器REG16B中的高8位进行相加，其和在下一时钟节拍的上升沿被锁进此锁存器。而当被乘数的移出位为0时，与门全零输出。如此往复，直至8个时钟脉冲后，乘法运算过程中止。此时REG16B的输出值即为最后的乘积。此乘法器的优点是节省芯片资源，它的核心元件只是一个8位加法器，其运算速度取决于输入的时钟频率。 2、8位加法寄存器模块的设计 ：输入为B,A,输出为S，模块的主要功能是实现两个8位数的加法运算；其流程图如图5-5所示 图5-5 8位加法寄存器流程图 VHDL语言描述为： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY ADDER8 IS PORT(B,A:IN STD_LOGIC_VECTOR(7 DOWNTO 0); S :OUT STD_LOGIC_VECTOR(8 DOWNTO 0)); END ADDER8; ARCHITECTURE behav OF ADDER8 IS BEGIN S=0 A+B; END behav; 8位加法器波形仿真图如图5-6所示； 图5-6 8位加法器波形仿真图 选通与门模块设计：输入为ABIN和DIN，输出为DOUT 流程图如图5-7所示： 图5-7 选通与门流程图 VHDL语言描述为： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY ANDARITH IS PORT(ABIN:IN STD_LOGIC; DIN:IN STD_LOGIC_VECTOR(7 DOWNTO 0); DOUT:OUT STD_LOGIC_VECTOR(7 DOWNTO 0)); END ANDARITH; ARCHITECTURE behav OF ANDARITH IS BEGIN PROCESS(ABIN,DIN) BEGIN FOR I IN 0 TO 7 LOOP DOUT(I)=DIN(I) AND ABIN; END LOOP; END PROCESS; END behav; 波形仿真图为如图5-8所示： 图5-8 选通与门波形仿真图 4、16位锁存器设计，输入为CLK,CLR和D,输出为Q 流程图如图5-9所示： 图5-9 16位锁存器流程图 VHDL语言描述为： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY REG16B IS PORT(CLK,CLR:IN STD_LOGIC; D:IN STD_LOGIC_VECTOR(8 DOWNTO 0); Q:OUT STD_LOGIC_VECTOR(15 DOWNTO 0)); END REG16B; ARCHITECTURE behav OF REG16B IS SIGNAL R16S:ST