第06讲-时序逻辑电路设计课件.pptVIP

【例】用vhdl描述减法分频器 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_ARITH.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY DDIV IS PORT(CLK:IN STD_LOGIC; Y :OUT STD_LOGIC); END; * 河海大学常州校区 第六讲 时序逻辑电路设计 */ 37 * 第六讲 时序逻辑电路设计 6.1 时钟信号与置/复位信号 6.2 触发器设计 6.3 计数器设计 6.4 分频器设计 时序逻辑电路： 输出结果除了与输入的信号有关外，过去的输出状态也会对新的输出结果产生影响。 与组合逻辑电路的区别： 组合逻辑电路与时序逻辑电路的差别在于，时序逻辑电路多了存储元件功能部分，如此可以记录目前的输出信号状态，来作为与输入信号共同决定下一次输出信号的状态。 6.1 时钟信号与置/复位信号 （1）时钟信号的描述 时钟信号是时序逻辑电路的驱动信号，时序电路只有在时钟信号有效时，状态才可能发生变化。 ① 时钟信号边沿的描述 时钟信号边沿分上升沿和下降沿。 常用描述方法： 上升沿： clk’event and clk=‘1’ 下降沿： clk’event and clk=‘0’ ② 时钟信号电平的描述 描述方法： 高电平： clk=‘1’ 低电平： clk=‘0’ ③ 在VHDL中的应用 在VHDL语言设计中，时钟信号可以作为敏感信号显式地出现在PROCESS语句后的括号中，也可以用WAIT UNTIL语句等待。 用PROCESS语句描述的格式： PROCESS （时钟信号名[，其它敏感信号]） BEGIN IF 时钟信号边沿/电平描述 THEN 语句 END IF； END PROCESS； 用WAIT UNTIL 语句描述的格式： PROCESS BEGIN WAIT UNTIL 时钟信号边沿/电平描述 语句 END PROCESS； （2）置/复位信号的描述 作用：设置时序逻辑电路的初始状态。 方式： 1．同步置/复位方式 2．异步置/复位方式 ① 同步置/复位信号的描述 PROCESS （时钟信号名，置/复位信号[，其它敏感信号]） BEGIN IF 时钟信号边沿/电平描述 AND 置/复位条件表达式 THEN 置/复位语句； ELSE 正常执行语句； END IF； END PROCESS； ② 异步置/复位信号的描述 PROCESS （时钟信号名，置/复位信号[，其它敏感信号]） BEGIN IF 置/复位条件表达式 THEN 置/复位语句； ELSIF 时钟信号边沿/电平描述 THEN 正常执行语句； END IF； END PROCESS； 6.2 触发器设计 类型： （1）基本RS触发器 （2）同步RS触发器 （3）同步D触发器 （4）同步T触发器 （5）主从JK触发器 （1）D触发器 【例】用VHDL描述D触发器 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_ARITH.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY Ch6_1_1 is PORT( CP,D : IN STD_LOGIC; Q : OUT STD_LOGIC ); END Ch6_1_1; ARCHITECTURE a OF Ch6_1_1 IS BEGIN PROCESS (CP) BEGIN IF CPevent AND CP=1 THEN Q = D; END IF; END PROCESS; END a; （2）RS触发器 【例】用VHDL描述RS触发器 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_ARITH.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY Ch6_1_3 is PORT( S,R : IN STD_LOGIC; Q,NOT_Q : OUT STD_LOGIC ); END Ch6_1_3; ARCHITECTURE a OF Ch6_1_3 IS SIGNAL QN,NOT_QN : STD_LOGIC; BEGIN QN = R NOR NOT_QN; NOT_QN = S NOR QN;