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电子课程设计 ??字符串发生器之我在雨后科大 学院：电子信息工程学院 专业班级： 姓名： 学号： 指导教师： 2012年12月25日 字符串发生器 设计任务与要求 1.设计任务：设计一个共阴16*16点阵控制接口，在时钟信号的控制下，试点阵动态点亮，利用实验箱上的16*16点阵，设计字符发生器，可以循环显示预置字符“我在雨后科大”这六个字。 2设计要求：（1）利用VHDL语言编写字符扫描驱动电路； （2）设计一个可以自动循环显示六个字的字符电路； （3）编写预置字符的ROM程序生成模块接入电路。 二．总体框图 1.原理框图 时钟 2.设计思路 该电路由六进制计数器，分频器，地址内存器，ROM内存，16*16点阵显示板五部分组成。 　　　在时钟信号的作用下，地址计数器开始计数，再通过ROM内存相对应的代码输出通过address1以驱动列选产生电路，地址计数器同时又为行选产生电路。地址内存随着计数器数值的变化，发光二极管显示屏逐行扫描，显示出相应的字符。 各模块的作用 ROM是只读存储器存放字符的代码它是字符显示器的核心部件； 分频器将实验箱中的信号分频提供给address1和ROM内存； Address1在时钟信号作用下将ROM读入的字符显示在16*16点阵上，reset起复位作用，输出端qout[15..0]对应点阵上的L0到L15，addr[3..0]对应点阵上的列，随着addr[3..0]的增加，从左往右依次选中点阵的各列； 4）74161的输出和地址内存的输出共同决定ROM的输入，进而决定qout[15..0]的输出，使得输出字符循环显示。74161是一个异步清零，同步置数的十六进制计数器； 发光二极管显示屏用来显示字符，它是由若干发光二极管组成的16*16点阵式显示屏。 选择器件 1. 1）配有Quartus II6.0软件的计算机一台。 2）下载接口是数字芯片的下载接口，主要用于FPGA芯片的数据下载。 3）EDA实验箱，其中配有16*16点阵的显示屏。 4）导线若干。 2.74161,三输入的与非门，非门三者构成六进制的计数器 74161计数器 1）74161器件图 74161是一个异步清零，同步置数的十六进制计数器。其中，A,B,C,D为输入端，LAD为同步置数端，ENT与ENP为使能控制端，CLRN为异步清零端，RCO为进位输出端，QA,QB,QC,QD为输出端，CLK为脉冲信号输入端。 2）74161的功能表 CLK CLRN LDN ENT ENP 工作状态 X 0 X X X 置零 1 0 X X 预置数 1 1 1 1 计数 X 1 1 0 0 保持 X 1 1 X X 保持 （3）74LS161构成的六进制计数器： 六进制加法计时器原理图 功能仿真波形 分析：当脉冲来之前，输出为0000，十进制为0；第一个脉冲来后到第二个脉冲来之前输出为0001，十进制为1；第二个脉冲后到第三个脉冲来之前输出为0010，十进制为2；以此类推，第五个脉冲后到第六个脉冲来之前输出为0101，十进制为5；下一个脉冲来后又开始重复前面的过程。符合要求。 四 功能模块 address1模块 address1.vhd程序： library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity address1 is portclk,reset:IN std_logic; din:IN std_logic_vector15 downto 0; ad:OUT std_logic_vector3 downto 0; qout:OUT std_logic_vector15 downto 0; end address1; architecture a of address1 is begin processclk,din,reset variable q1:std_logic_vector3 downto 0:0000; begin if clkevent and clk1 then if reset0 or q11111then q1:0000; else q1:q1+1; end if; qoutdin; end if; adq1; end process; end a; address1.vhd编译生成的逻辑符号： CLK是时钟输入信号，RESET是复位端，din[15..0]为接收ROM数据信号端口，add[3..0]为片选地址输入，qout[15..0]为高八位短驱动和低八位短驱动。 模块功能： clk为扫描时钟信号控制扫描速度的快慢，当reset复位端为高电平，脉