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运用Expedition与Hyperlynx提高设计效率 张超 中国电子科技集团公司第五十研究所总体部 摘要：本文结合一个具体型号的设计实践探讨了典型高速数字电路板设计中影响性能可靠 性的高速问题，并且通过信号完整性分析软件 HyperLynx的仿真和验证发现并解决了包括过 冲、串扰在内的典型的信号完整性问题。 关键词：HyperLynx；信号完整性分析；高速电路设计 1. 引言 随着应用需求的提升以及半导体器件和印刷电路板工艺技术的持续进步，电子整机系统 正在整合越来越多也越来越复杂的成分朝着大规模、小体积、高速度的方向发展，同时芯片 自身的特征尺寸也在不断缩减，而信号的频率却在持续提高，由互连延迟引起的时序问题以 及串扰、传输线效应等信号完整性问题已经成为高速PCB设计必须考虑的问题。 Mentor Graphics 公司的 Expedition 环境以其强大的交互式布局布线功能和易学易用 等特点，成为业界主流的 PCB 设计平台。Mentor Graphics 公司的 HyperLynx 软件作为业 界应用最为普遍的高速 PCB 仿真工具，能极大地提高设计的质量。联合运用这两个工具， 更是效率倍增，使一板成功不再是难事。 2. 项目介绍 在我们的设计中，运用了 TI 的 C6000 系列 DSP 和 Xilinx 的 XC2S200 系列 FPGA，双方 通过同步总线实现数据的高速传输；在系统中还运用了 AD芯片、数字上变频芯片（DUC）和 数字下变频芯片（DDC），使用一个 44.8 M的主时钟信号。整个系统的框图如下所示： 在接收过程中，10.7M的中频信号经 A/D采样变为数字信号，再经 DDC数字下变频变为中频 信号，然后输入 FPGA进行处理。在发送过程中，FPGA将数据输出给 DUC进行数字上变频和 D/A转换，然后再经低通滤波器滤波后输出中频信号。FPGA完成同步和均衡，以及充当数据 传输的 FIFO。DSP完成调制解调功能。PCB采用六层板，中间两个信号层。由于 DSP和 FPGA 之间的总线速率较高，多个芯片使用同一时钟源，所以如何避免总线之间的串扰以及确保一 个干净的时钟信号成了系统能否成功运行的关键之一。 3. 运用 HyperLynx 进行高速分析 在用 DxDesigner 完成原理图的绘制后，我们用 HyperLynx LineSim 分别对总线和时钟 线做了布线前仿真。 在对总线进行前仿真的时候，我们要求总线之间的串扰不高于200mV。从TI和Xilinx网 站下载双方芯片的IBIS模型导入HyperLynx后，我们建立了一个三根相邻走线的LineSim原理 图，在Coupling region 中设置的平行长度为3 inches，线宽6.0 mils，线到线的间距8.0 mils，运行仿真。 由仿真结果我们发现，总线之间存在较大的串扰，最大值大约800mV，不满足设计的要 求，设计必须改进。 增加线间距到10mils，层间距由10 mils减小到5 mils后，仿真结果仍有400mV左右的串 扰，设计必须进一步改进。运行LineSim的端接向导，软件建议串联端接一个47ohms的电阻。 按照建议修改原理图后仿真。 串扰低于200mV，满足了设计要求。 在对时钟线进行前仿真的时候，我们设置的线长为6-inch，仿真结果时钟信号存在较大 的过冲，不符合设计要求。 改善布线拓扑结构缩短线长，且按照软件的建议增加串联端接63ohms电阻后，再次进行 仿真，结果满足了设计的要求。