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毕业设计（论文）外文翻译 题目：Teaching hardware description languages to satisfy industry expectations 学习硬件描述语言以满足市场预期 作者：Garrison W. Greenwood E-mail: greenwd@ 行业要求电脑工程师在FPGA原型方面的专业知识。如今,一个片面的硬件描述语言（HDL）例如Verilog或VHDL语言已经不够了。但是不幸的是，许多大学不教实用的东西，例如：业内工程师所写的RTL合成代码。因为这种材料是作为高级教授在数字设计主题讲座时讲的主要内容。他们没办法用充足的时间来对教授的东西进行实践并使用第三方IP和其他重要议题。本文介绍了以Verilog语言为基础的FPGA原型设计过程，完全和任何数字设计所分开。当然是与原型FPGA供应商的应用笔记为参考，采用业界标准的EDA工具，以满足业界市场预期。 关键词：硬件描述语言，原型，RTL，合成，数字设计。 当今的就业市场人士希望计算机工程系的毕业生了解硬件描述语言（HDL），并有实际操作现场可编程门阵列（FPGA）的设计经验。最好是已广泛应用于工业设计的 - - 参加电子设计自动化（EDA）设计是非常可取的，因为它缩短了新雇用刚毕业学生的学习曲线。 不幸的是，许多大学的课程，教HDL和FPGA语言远远达不到行业设计的要求。行业并不希望他们只是稍微熟悉VHDL或Verilog，它希望他们可以完整的编写可综合的代码，可以在设备上直接运行。大多数大学教授HDL作为数字化设计课程的一部分（例如，见参考文献1，2，3）。这种理念的部分原因可能是许多数字化设计的教科书现在纳入VHDL或Verilog的材料。但其中主要的问题在于：HDL作为数字化设计课程教学的一部分没有符合行业的要求，更加不好的是教会学生们相信他们自己都经过了准备。其中很重要的原因就是时间。当你花课堂时间教触发器，卡诺图，有限状态机，内存等等，你没有多少时间来教HDL语法和语义，写测试平台，建设设计层次结构，编写综合的代码或解释厂商和第三方的知识产权（IP）的使用。 该课程的目的，本文描述是教你如何写Verilog HDL传输级（RTL）的合成代码。学生学习的目标不是要代码设计，可模拟，而是代码设计，可以合成。事实上，Verilog的程序，不能合成完全是毫无价值的。但只是写代码合成又不太理想。 学生们被教授如何编码设计，电路，没有不必要的或过度的时间延迟。没有人教他们如何使用IP模块和如何提取综合报告，检查他们的综合设计质量。这些主题只是在HDL的教科书中被提到。幸运的是，主要的FPGA供应商提供的应用笔记突出良好的编码实践，利用其 ticular FPGA架构补充课本。 在本文中，我描述了一个初级水平的HDL过程，在过去三年在波特兰州立大学，这完全符合行业要求任教。课程结构的详情载于下文。在最后一节，我会透露一些有关课程从事地方工业的意见。 教学方法 课程定位： 讨论课程的内容是很重要的审查FPGA设计的过程。这一审查将有助于解释为什么许多课程的教学与教学相结合的HDL数字化设计低于行业预期。图1显示了FPGA的设计流程。虚线框中的所有任务进行设计简约化。附近的上箭头指在验证失败后，必须通过修改Verilog源代码，然后重新设计处理。在HDL设计中，这个过程开始于数字电路的描写。编译的源代码随同组件库被输入到一个综合器中并严格按照设计时序和功耗的要求。该综合器采用HDL描述的设计，并使用组件库设备，创建一个电路，满足任何设计的约束实际完成的合成与ISP臂设计的软件工具该软件包括综合和仿真第三方的工业合作伙伴的工具，分别为Synplicity和Mentor Graphics。它还包括ispVM，而这实际的器件编程。为课程网页包含了完整的分步教程来指导整个模拟的学生/合成过程中使用这些EDA工具module MyDesign (clock, a, b, q); input a,b,clock; // input declarations output q; // output declarations Verilog procedure statements end module 就足以说明了基本的Verilog模块的结构，而隐藏，如分配陈述或门级原语，这不是在这一点上重要的的设计细节。 第二期集中，不必担心合成（除了在课程内容