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维普资讯 基于VerilogHDL的异步FIFO设计与实现 魏 芳 ，刘志军 ，马克杰 (山东大学 信息科学与工程学院，山东 济南 250100) 摘 要 ：异步 FIFO是一种不 同时钟域之 间传递数据的常用方法 。本文提 出一种新颖的异步 FIFO 设计方案。此方案避免 了使用大量的同步寄存器 ，减小了芯片面积并且提高了工作频率 。DC综合 的 结果表明，用此方法设计的FIFO性能有 了显著提高。 关键词 ：多时钟域 亚稳态 异步 FIFO VerilogHDL 在现代 IC设计中 ，特别是在模块与外 围芯片 的通 的触发器 ，最终导致连锁反应 ，从而使整个 系统功能失 信设计 中 ，多时钟域 的情况不可避免 。当数据从一个时 常 。当一个信号跨越某个时钟域时 ，对新时钟域 的电路 钟域传递到另一个域，并且 目标时钟域与源时钟域不相 来说它就是一个异步信号。由于异步信号之间的时序是 关时 ，这些域 中的动作是不相关 的，从而消除了同步操