用CPLD制作的电子闹钟.docVIP

电子闹钟设计 ----可编程ASIC设计作业选题 电工九班 殷平 根据要求：请设计具有“对表”功能的、能够显示“时”“分（LED)，能够设置闹钟时间并于到达时刻准时闹铃10秒的全功能电子闹钟。时基由有源晶振产生，频率为1MHZ，外部输入本设计。设计过程如下： 单元模块设计如下： （1） 可用于分、秒的模60计数器模块 TITLEC60A; SUBDESIGN c60a ( clr,clk,en :INPUT; en1,q[6..0],c :OUTPUT; ) VARIABLE c1 :DFF; flip[6..0]:DFF; start[1..0]:DFF; reset:NODE; mlip[6..0]:NODE; nlip[6..0]:NODE; BEGIN DEFAULTS en1=GND; END DEFAULTS; mlip[]=flip[]b0001111; nlip[]=flip[]b1110000; start[].clk=clk; start0.d=clr; start1.d=start0.q; reset=start0.q!start1.q; flip[].clrn=!reset; c1.clrn=!reset; c1.clk=clk; flip[].clk=clk; q[]=flip[]; c=c1.q; IF !reset THEN flip[].d=0; END IF; IF !en THEN flip[].d=GND; ELSEIF flip[]==H59 THEN flip[].d=GND;c1.d=VCC; ELSEIF mlip[]==9 THEN flip[].d=flip[].q+7; ELSE flip[].d=flip[].q+1; c1.d=GND; END IF; IF nlip[]==b1010000THEN en1=VCC; END IF; END; （2）可用于计时的模24计数器 TITLE C24; SUBDESIGN c24 ( clr,clk,en :INPUT; q[5..0],c :OUTPUT; ) VARIABLE flip[5..0] :DFF; start[1..0] :DFF; reset :NODE; mlip[5..0] :NODE; BEGIN mlip[]=flip[]b001111; start[].clk=clk; start0.d=clr; start1.d=start0.q; reset=start0.q!start1.q; flip[].clrn=!reset; flip[].clk=clk; q[]=flip[]; IF !reset THEN flip[].d=0; END IF; IF !en THEN flip[].d=GND; ELSEIF flip[]==H23THEN flip[].d=GND; ELSEIF mlip[]==9 THEN flip[].d=flip[].q+7; ELSE flip[].d=flip[].q+1; END IF; IF flip[]==0 THEN c=VCC; ELSE c=GND; END IF; END; （3） 用于校时的模块 模1000计数器 titlec1000; subdesign c1000 ( clk :input; cao :output; ) variable flip[9..0] :dff; begin flip[].clk=clk; if flip[]==h3e7 then flip[].d=gnd; else flip[].d=flip[].q+1; end if; if flip[]==0 then cao=vcc; else cao=gnd; end if; end; （4） 整点报时模块 模2计数器 在MAX+plusⅡ的文本编辑器中输入如下语句并将文件保存为c2. titlec2; subdesign c2 ( clk :input; cao :output; ) variable cao1 :dff; begin cao1.clk=clk; cao=cao1.q; cao1.d=!cao1.q; end; （5） 显示模块 显示模块程序如