可变频标准信号源的VHDL设计.pdfVIP

第30卷第6期 泰 山学 院 学 报 Vo1．30 N0．6 2008年 11月 J0URNALOFTAISHAN UNIVERSITY NOV． 2oo8 可 变 频 标 准 信 号 源 的 VHDL设 计 王春玲，王 杰 (泰山学院物理与电子工程学院，山东泰安 271021) [摘 要] 本文实现 了基于EDA技术的多种标准信号源的设计，并利用分频原理实现了输出信号的变频 控制．通过编译和仿真验证了设计的可行性．本文对多种信号发生器的嵌入式设计具有参考价值． [关键词] 标准信号源；分频；时序仿真；嵌入式设计 [中图分类号] TN409 [文献标识码] A [文章编号] 1672—2590(2008)06—0079—04 1 引言 标准信号主要指正弦波(sin)、三角波(delta)、锯齿波(1adder)、斜波(包括递增斜波 (iers)和递减斜 波(ders))、方波等周期波，在电子测量和自动控制领域应用广泛，嵌人式系统的设计和测试中往往需要 嵌入标准信号源．模拟标准信号源因其电路复杂，体积大不适于嵌人式应用；专用的标准信号源集成电 路功能完整，但单位成本较高；且功能固定，无法根据需要进行功能扩展或灵活调整信号种类及带宽、幅 值等指标，不利于嵌人式应用；基于单片机的信号源设计在适应不同用户需求和功能扩展等方面也不够 方便． 利用VHDL，以低成本FPGA／CPLD器件为载体进行设计，具有描述综合化、设计周期短、测试方便、 设计可 IP化、便于移植、升级和系列化设计、设计与生产成本低廉等优势．本文采用 EDA方法设计具有 变频功能的多种标准信号源． 2 变频信号源的设计原理 信号源的结构一般如图1所示． 图 1 信号源结构图 信号源的波形数据一般存放在只读存储器 ROM 中． 周期性信号源的频率决定因素有二：(1)计数器即波形调频器的计数时钟 CLK，当波形存储的点数 一 定时，计数时钟CLK频率 越高，读出一周期波形数据的时间就越短，产生波形的输出频率 就越 高；反之，则波形频率越低．所以，改变计数器的计数时钟CLK可以实现调频 目的．(2)波形数据的点数． 当计数时钟 CLK频率_厂c一定时，一个周期内波形点数越多，读完一个周期数据所需的时间就越长，波形 [收稿 日期]2008—09—16 [基金项 目]泰山学院科研资助重点立项项 目(P06—2一O1) [作者简介]王春玲(1965一)，女，山东肥城人，泰山学院物理与电子工程学院副教授，硕士 80 泰 山学 院 学 报 第30卷 频率加就越低；反之则越高． 若利用后者控制波形频率，一方面在需要最低频信号频率(如 1Hz)时要求有很大的波形数据存储 空间；另一方面，每改变一次波形频率就需要改变一次波形存储点数，这样设计出的波形发生器灵活性 很差．因此我们选用前者即改变计数器输出时钟频率 的方法，存储点数n可保持不变，通过对来 自晶 振的时钟信号厂c进行分频设计，合理控制分频系数入即可实现所需要的波形存储器计数时钟CLK的变 化，最终实现通过低频滤波器LFF的输出波形频率的灵活控制． 2．1 基于分频器的变频设计 在此我们利用FPGA／CPLD器中的可编程特性，采用分频原理实现变频．设计要求采用8个频率 档，即输入时钟频率 的8分频(1／2 (n=1～8))，核心是一个8位二进制(256进制)加计数器．随着 时钟脉冲的到来，8位二进制数组不断改变，根据三位拨码开关fpk(2．．0)的设置不同，利用内部3—8 泽码器分别选择该8位二进制数组对应的不同位输出，例如：当fpk(2．．0)=000时，输出频率fo=厂c，分 频数 n=l，输出波形为计数器的8位二进制数组的Do位，实现对输入信号 clk的二分频脉冲；当fpk (2．．0)=001时，输出频率fo=fc／2，分频数n=2，输出为8位二进制数组的Dl位，是对 clk的四分频 脉冲；……