射频锁相环的混合信号验证.pdfVIP

射频锁相环的混合信号验证 赵新刚，无锡中星微电子有限公司北京分公司，北京市海淀区学院路35 号世宁大厦1203 夏波，无锡中星微电子有限公司美国分公司 摘要：随着SOC芯片复杂度的提升，数字部分和模拟部分接口繁多，混合信号 仿真成为不可或缺的验证步骤，本文选取了一个例子，介绍了如何使用 Cadence AMS搭建环境来验证RFPLL（射频锁相环）的环路正确性。VCO Coarse tuning(粗调，以下简称CT)的算法部分，与其他状态机和寄存器构成了DUT （Device Under Test）的数字部分，通过APB总线控制。VCO（压控振荡器） 为RFPLL核心部分，连同其他电路构成了DUT的模拟部分。数字部分为 Verilog 网表，模拟部分为spectre网表。测试顶层使用System Verilog搭 建，进行寄存器配置和时序控制。 关键词：VCO Coarse Tuning, RFPLL,混合信号 1. 引 言 现代无线收发机的一个主要功能是实现基带与射频之间的频率转换。为完 成这一功能，无线收发机需要稳定的载波信号。在集成电路设计中，所需的高 频载波信号一般由片内的RFPLL产生。在具体实现中RFPLL以低相噪参考时钟 为基准控制VCO并将其锁定在需要的载波频率上。根据载波频率和参考频率的 比值，锁相环可分为整数分频和小数分频两种类型。小数分频锁相环由于具有 快速锁定和其他众多优点而被广泛应用于现代无线传输领域。然而，如果通过 直接的方法，比如累加器，来实现小数分频，将引入不必要的量化噪声和毛 刺。Sigma-Delta调制器（以下简称SDM）所具备噪声整形性能和随机化机制提 供了解决这些问题的手段。在SDM工作之前，为了加快锁相环锁定，需要CT输 出控制信号将VCO的输出频率稳定在目标频率附近。 实际设计中， CT需要RFPLL输出的分频时钟进行工作，而RFPLL又需要 CT输出的8bits信号控制VCO的震荡频率。仅仅分别验证各自部分可能带来环 路控制上的问题，为了验证整个RFPLL环路功能是否正常，选择了Cadence AMS仿真器进行混合信号仿真。对于本设计中可能用到的各种网表格式： I verilog，systemverilog，spctre 以及 veilog-A，AMS 均可完美支持。并且可 以选择 Ultrasim 作为模拟仿真引擎，对仿真速度进行优化。 2． 技术方案和实现方法 2.1 仿真环境各部分组成 验证环境示意图： 图一 验证环境 2.1.1 数字设计部分 本设计数字设计部分主要包括三部分：一是 CT 算法，二是寄存器，三是状 态机。三部分均由verilog 语言实现。 2.1.2 模拟设计部分 模拟设计部分主要包括 RFPLL 和部分电源电路 LDO，使用 Cadence Virtuoso 完成，根据仿真需要，将所需电路部分提取为 spectre 网表格式。为 了满足仿真速度，一些仿真中的VCO 会用 verilog-A 模型代替原有晶体管网 表。本设计中RFPLL 稳定的输出频率为 4.88GHz，除以２后得到收发机所需的 II 直角相位载波信号。CT算法部分工作在VCO除８后产生的时钟下，频率在CＴ 稳定后应维持在610MHz左右。 2.1.3 测试顶层 仿真环境的测试顶层使用SystemVerilog编写，以便封装对RFPLL进行不 同寄存器配置的task，以及对APB总线进行操作的task去读写数字部分的寄 存器和控制状态机的跳转。 2.2 仿真环境设置 AMS提供了较为方便的仿真环境配置文件格式，主要由四部分组成：1，模 拟