实验四_数字秒表.docVIP

实验四　数字秒表的设计 一、实验目的 1.掌握VHDL语言的基本结构。 2.掌握VHDL层次化的设计方法。 3.掌握VHDL基本逻辑电路的综合设计应用。 二、实验原理 要求设计一个计时范围为0.01秒～1小时的秒表，首先需要获得一个比较精确的计时基准信号，这里是周期为1/100 s的计时脉冲。其次，计数器需设置清零信号和计数使能信号，以便控制秒表的清零和计时起停。 如图1所示，数字秒表可由1个分频器、1/100秒计数器（即十进制计数器U1）、1/10秒计数器（即十进制计数器U2）、秒计数器（即十进制计数器U3和六进制计数器U4组成的60进制计数器）、分计数器（即十进制计数器U5和六进制计数器U6组成的60进制计数器）组成。每个计数器的4位输出经段译码后送数码管显示，数码显示采用动态扫描方式。其中DOUT[3..0]为1/100秒计数值、DOUT[7..4]为1/10秒计数值、DOUT[11..8]和DOUT[15..12]为秒计数值的个位和十位、DOUT[19..16]和DOUT[23..20]为分计数值的该位和十位。 三、实验设备 计算机软件：Quartus II EDA实验箱。主芯片：EPM7128SLC84-15或EP1K100QC208-3。下载电缆，导线等。 四、实验内容及步骤 设计并调试好一个计时范围为0.01秒～1小时的数字秒表。要求编写上述数字秒表逻辑图中的各个模块的VHDL语言程序，并完成数字秒表的顶层设计，然后利用开发工具软件对其进行编译和仿真，最后要通过实验开发系统对其进行硬件验证。 （一）分频器模块CLKGEN的设计 1. 编写CLKGEN分频器模块的VHDL程序，并对其进行编译和仿真，初步验证设计的正确性。 VHDL源程序： 1）分频器设计（输入1KHZ，输出100HZ） LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; use ieee.std_logic_unsigned.all; ENTITY CLKGEN IS PORT (CLK: IN STD_LOGIC; NEWCLK: OUT Std_LOGIC); END CLKGEN; ARCHITECTURE ART OF CLKGEN IS SIGNAL CNTER:integer range 0 to 10; BEGIN PROCESS(CLK) BEGIN IF (CLKEVENT AND CLK=1) THEN IF (CNTER=10) THEN CNTER=0; ELSE CNTER=CNTER+1; END IF; END IF; END PROCESS; PROCESS(CNTER) BEGIN IF (CNTER5) THEN NEWCLK=1; ELSE NEWCLK=0; END IF; END PROCESS; END ART; （二）十进制计数器的设计 编写十进制计数器CNT10模块的VHDL程序，并对其进行编译和仿真，初步验证设计的正确性。 VHDL源程序： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; USE WORK.PAKG.ALL; ENTITY CNT10 IS PORT (CLK: IN STD_LOGIC; CLR: IN STD_LOGIC; ENA: IN STD_LOGIC; CQ: OUT DIGIT_T; CARRY_OUT: OUT STD_LOGIC); END CNT10; ARCHITECTURE ART OF CNT10 IS SIGNAL CQI: DIGIT_T; BEGIN PROCESS(CLK, CLR, ENA) BEGIN IF CLR=1 THEN CQI=0; ELSIF CLKEVENT AND CLK=1 THEN IF ENA=1 THEN IF CQI=9 THEN CQI=0; CARRY_OUT=1; ELSE CQI=CQI+1; CARRY_OUT=0; END IF; END IF; END IF; END PROCESS; CQ=CQI; END ART; （三）6进制计数器的设计 编写六进制计数器CNT6模块的VH