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LVDS 传输系统测试方案 －BJLK LVDS 是低压差分信号的简称，由于其优异的高速信号传输性能，目前在高速 数据传输领域得到了越来越多的应用。LVDS 的传输系统可以采用专用带LVDS 接 口的芯片，也可以由FPGA 加上LVDS 的Serdes 芯片组成。其典型架构如下： LVDS 的Serializer 芯片把FPGA 的多路并行数据通过时分复用的方法变成较 少路数、较高速率的串行LVDS 信号进行传输，接收端的de-Serializer 芯片再 把接收到的串行LVDS 信号解成多路并行数据。其好处在于FPGA 通过外挂的LVDS 芯片可以方便可靠地以高速率把内部数据传输出去，如NS、TI 等公司大量提供 这种LVDS 的Serdes 芯片。 对于LVDS 系统的测试，主要涉及以下几个方面： 1/ FPGA 内部逻辑和并行接口测试，用于保证数据处理和控制的正确性； 2/ 高速串行LVDS 信号质量测试，用于保证LVDS 信号的正确传输； 3/ 高速互连电缆和PCB 的阻抗测试，用于保证传输链路的信号完整性； 4/ 系统误码率测试，用于验证系统实际传输的误码率； 下面就几个方面分别介绍： 1/ FPGA 内部逻辑和并行接口测试，用于保证数据处理和控制的正确性； 传统上的FPGA 内部信号调试有2 种方法：直接探测和软逻辑分析仪的方案。 直接探测的测试方法: 是通过在逻辑代码里定义映射关系，把内部需要调试的信号映射到外部未使 用的I/O 管脚上，通过相应PCB 走线和连接器把这些I/O 管脚的信号引出，再送 给逻辑分析仪做信号测试和分析仪。 这种方法的好处是简便直观，可以利用逻辑分析仪的触发和存储功能，同时 信号的时序关系都得到保留；但缺点在于FPGA 内部要探测的信号节点很多，而 外部的未用I/O 数量 有限的，因此调试完一组节点 需要修改逻辑代码中的映 射关系到另一组节点，并重新综合、布线，当工程比较复杂时综合、布线等花的 时间非常长，所以对于比较复杂的设计测试效率比较低。 软逻辑分析仪的方案: FPGA 厂家提供的一种测试方案，其原理是在FPGA 逻辑代码设计阶段或综 合完成 在工程中插入一个软逻辑分析仪的核，软逻辑分析仪的核需要占用一定 的块RAM 资源，可以用工作时钟把内部信号信号采集到块RAM 里，采完以 再通 过FPGA 的JTAG 接口把块RAM 里的数据读到外部PC 上显示波形。这种方案的好 处 只需要外部 PC 就可以完成测试，不用占用额外 I/O，同时如果代码没有变 化的话可以不用重新综合，但 使用也有一定的限制，比如会占用比较多块RAM， 记录波形长度和触发功能有限，由于内部时钟先作采样造成信号的时序关系丢失 等。 为了解决目前FPGA 调试中面临的问题，Agilent 做为业界领先的测试仪器生 产厂商，和业界领先FPGA 厂商合作共同推出了动态探头的FPGA 调试方案。动态 探头的方案可以支持Agilent 的逻辑分析仪，也可以支持混合信号示波器，比如 Agilent 的MSO9000 系列. 下面以Xilinx 的FPGA 调试来举例说明。动态探头的工作原理也是在FPGA 设计阶段用开发工具，比如Xilinx 的Chipscope 在FPGA 代码综合完成后插入一 个 ATC2 （Agilent Trace Core-2）的 IP core，把内部信号映射到 ATC2 core 的输入端，然后布线映射生成bit 文件下载到FPGA 内，整流程和软逻辑分析仪 的设计流程非常类似。 但 相对于软逻辑分析仪的方案，这个 core 的功能相对简单，基本功能相 当于一个可以被JTAG 命令控制的多路复用器，因此其仅占用很少的逻辑布线资 源。目前Agilent 的逻辑分析仪以及 9000 系列示波器都 于windows 和 PC 平台的，因此可以用逻辑分析仪或示波器的USB 或并口来控制JTAG 电缆完成bit 文件下载和信号组的选择。FPGA 的 I/O 输出的信号可以通过逻辑分析仪的探头 捕捉测量,FPGA 强 的采样、触发和存储功能可以支持非常复杂的信号分析。下 面 一个调试的组网图。 由于测试工程师可能要探测的信号已经都事先送到了ATC2 Core