计算机导论5.6—IO结构与并行扩展.pptVIP

目 录 5.8.1 并行总线 5.8.2 外部程序存储器扩展 5.8.3 外部数据存储器扩展 5.8.4 地址译码 5.8.5 并行扩展I/O 地址译码 数据总线 地址总线 8051 数据 存储器 程序 存储器 外围设备 通过分配不同地址区分 为保证地址唯一， 进行地址译码 地址译码 74HC139 74AHC1G08 控制片选信号 A15A14A13A12 片选信号 地址范围 0000 ~ 0111 /CE 0000H ~ 7FFFH 1000 /CS1 8000H ~ 8FFFH 1001 /CS2 9000H ~ 9FFFH 1010 /CS3 A000H ~ AFFFH 1011 /CS4 B000H ~ BFFFH 输入无效 1 A15A14 ≠ 10，1Y2 = 1 A15A14 =10，1Y2 = 0 0 0 0/1 1 0 74HC138及FPGA 器件也常作为 地址译码器 目 录 5.8.1 并行总线 5.8.2 外部程序存储器扩展 5.8.3 外部数据存储器扩展 5.8.4 地址译码 5.8.5 并行扩展I/O 并行扩展I/O 数据总线 地址总线 8051 数据 存储器 程序 存储器 外围设备 控制总线 P0、P2 P0 /WR、/RD 剩余I/O = 32 – 16 – 2 = 14 I/O口不足 并行扩展I/O 并行I/O芯片： 74HC245、74HC374 74HC573 特性： 电路简单、成本低、 驱动能力强。 并行扩展I/O 74HC374 74HC374 U1A U1B U1C U1D 输入端口 输出端口 片选、读写 控制信号 数据信号 读数据 /CS有效， 0 0 1 0 0 1 1 0 同时/RD有效， 数据被读入。 写数据 /CS有效，同时/WR有效 数据被写出。 0 0 1 开漏电路 开漏输出I/O口的内部结构 双向开漏I/O口的内部结构 弱上拉输出I/O口的内部结构 内部弱上拉电阻Rp 准双向I/O口的内部结构 弱上拉和准双向电路 与开漏输出相比，这种结构多了一个内部弱上拉电阻Rp，因此可以在不接外部上拉电阻的情况下输出高电平。 内部弱上拉电阻Rp 弱上拉I/O口电路的特性 弱上拉输出I/O口的内部结构 工作特性： ① 弱上拉电路结构不具备Pin管脚读取功能，只能读取其自身的输出状态； ② 输出高电平时驱动能力弱，输出低电平时驱动能力强； ③ 具有“线与”逻辑功能； ④ 在不同逻辑电平之间互连时，其兼容性不如开漏结构。 U2的输入端与U1的输出端Q相连 内部弱上拉电阻Rp 导通时表现为较低阻抗 1 0 弱上拉电阻Rp （数十KΩ） 导通时表现为较低阻抗（数十至数百Ω） 0 V=I × R 准双向I/O口电路的特性 内部弱上拉电阻Rp 准双向I/O口的内部结构 工作特性： ① 在作为输入使用前，必须先向该口进行写“1”操作关闭T1，然后才能正确读到外部信号； ② 输出高电平时驱动能力弱，输出低电平时驱动能力强； ③ 具有“线与”逻辑功能； ④ 在不同逻辑电平之间互连时，其兼容性不如开漏结构。 0 数十KΩ 几KΩ以下 0 总结——I/O结构特性表 I/O类型 输入结构 推挽结构 开漏结构 准双向结构 基本特性 高阻抗 施密特触发 CMOS互补输出上下对称 无上拉晶体管 强下拉晶体管 输入/输出 仅输入 仅输出 输出或双向 驱动能力-输出1 - 强 无 驱动能力-输出0 - 强 强 “线与”逻辑 - 不支持 支持 3V/5V兼容性 - 不兼容 很好 弱上拉电阻 强下拉晶体管 双向 弱 强 支持 一般 5.7 80C31Small的I/O结构 目 录 5.7.1 P0口 5.7.2 P1口 5.7.3 P2口 5.7.4 P3口 P0口的位结构示意图 P0口是一个多功能的8位开漏双向I/O口，可以按字节访问也可以按位访问，其字节地址为80H，位访问地址为80H~87H。 既可作为I/O口，也可作为地址/数据总线 P0口的工作原理 P0口作为I/O口时： 0 0 来自MCU的控制信号为0 上拉晶体管关闭 开漏I/O结构 等效于 下拉晶体管的栅极切换到锁存器的输出端Q 请