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电子科技大学电子技术实验报告姓名：学号：指导教师：基于FPGA的数字跑表设计学号： 姓名：摘要：本设计以Xilinx公司的XC3S200A芯片为核心，通过VHDL语言进行编程实现。在48MHz时钟源输入下，通过分频、计数实现精度为百分之一秒的计时，最终用六位LED数码管显示，并可以通过两个按键控制跑表的复位、停止和启动。引言大多数数字系统使用了两种不同的设计方法。从硬件的角度来看，发展的动力是提高性能：更快、更小、功耗更低、价格更便宜。这种方式需要巨额的费用，花费的时间也很长。但是，从软件的角度看，更倾向于使用一个标准的处理器架构，这样只要开发出应用软件然后下载到这些平台即可。但是由于对操作系统的需求、编译器的低效率等原因，也会造成大的开销。结果，作为一种折中的方式，可编程器件就被开发出来了。它拥有众多的优点：在高性能的平台上进行硬件设计，拥有最优化的资源，不需要操作系统，可重新配置等。现场可编程门阵列（Field Programmable Gate Array，FPGA）是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物，不但有较高的性能，同时又具备可编程逻辑的灵活性和可重用性。项目任务与设计思路跑表设计指标：1、跑表精度为0.01秒2、跑表计时范围为：1小时3、设置开始计时/停止计时、复位两个按钮4、显示工作方式：用六位BCD八段数码管显示读数。显示格式：设计思路简述：1、按键：两个按键均采用边缘触发，其中复位键按下后将强制归零并屏蔽启停键作用，启停键每次生效将使计数器的开关状态翻转一次。2、计数：由于原始时钟频率为48MHz，故先对源时钟进行480000进制计数，以产生间隔为1ms的进位信号，对该信号进行计数并进位，可得到百分秒的计数值，以此类推，可得到十分秒、秒、十秒、分、十分的计数值，需要注意的是，对十秒和十分的计数应是六进制的。3、LED显示：由于LED采用动态显示，位选与段选使用同一个1KHz的时钟信号进行同步。其中位选信号从低位到高位一次点亮各位数码管，当某位数码管被点亮时，相应的段选信号就会被送至数码管，控制其显示字符。该部分功能主要由译码器和多路复用器实现。设计方案本方案由控制、计时、位选、段选、译码五个模块组成，各模块功能特点如下：⑴控制模块：对按键输入信号进行初步处理，对计时模块输出控制信号；产生数码管位选、段选需要的同步信号。控制模块符号图⑵计时模块：接受控制模块送来的控制信号，对原始时钟进行计数，得到各位的数值并输出给段选进行下一步处理。计时模块符号图⑶位选模块：开启数码管使能并依据控制模块给出的信号选择点亮哪一位数码管，本方案中为从低到高逐次点亮，循环扫描。位选模块符号图⑷段选：实质上是一个多路复用器，依据控制模块给出的信号决定将计时模块哪一位的信号送出，通过与位选、译码的搭配实现动态显示。段选模块符号图⑸译码：把将要输出的数值转化为8位2进制码，便于数码管显示。译码模块符号图系统总体设计系统总体由以上五个模块联结而成，其连线情况如下：系统原理图整个系统共有三个输入：时钟源、复位键和启停键，三个输出：位选、段选和数码管使能。系统整体符号图各单元模块设计顶层设计该部分主要完成了系统总体对外的I/O设置及系统内各模块间的信号连接，由对各模块的声明及连线组成，源代码如下： 控制模块设计源代码如下：计时模块设计经Modelsim仿真，时序无误：计时模块仿真图1secd与secds间的进位关系计时模块仿真图2secds与sec间进位计时模块仿真图3 sec与secs间的进位计时模块仿真图4 min与mins间的进位 位选模块设计源代码如下：由程序可以看出，该模块的输出与输入之间的对应关系非常简单，为节省篇幅，就不再展示仿真波形。段选模块设计Modelsim仿真结果如下图，可以看出，当dec分别等于000、001、010、011、100、101时，该模块的输出num分别与输入secd、secds、sec、secs、min、mins相同，逻辑无误。 译码模块设计仿真波形如下：输出的每个8位数都会在数码管上显示对应的数字。系统硬件实现与调试当代码编译通过，仿真波形的时序、逻辑没有错误时，就可以约束管脚，生成bit文件并烧写到开发板上观察结果。引脚约束图1引脚约束图2引脚约束图3最终结果如下图，成功完成了项目任务。数字跑表最终效果图结束语刚开始知道这门课的授课方式和时间之后感觉压力很大，毕竟以前从来没接触过FPGA，听起来好像很厉害的样子，要在这么短时间内学会并做出个东西来，很不容易的，当时做好了最坏的打算。但在后来花了大量时间去学习的过程中，逐渐发现并不是完全没有基础，以前学的一些东西，数电、C语言等，都有很大帮助，并且也逐渐有了一些信心。在自己努力，同学互相帮助下，最终还是完成了这个课题。