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Characterizing Crosstalk CENTELLAX 表征高速高密度背板中的串扰效应 William Sitch Centellax, Inc. August 2010 AN24 摘要 本文概述了串扰的不利影响，对比分析了串扰测量的几种方法，并详细介绍了高密度高速 背板上串扰的鉴定方法。使用了基于误码率的抖动测量方法来量化近端串扰、远端串扰以 及干扰信号源的相位扫描时引入的抖动。 内容 串扰的定义 2  串扰的仿真 2  串扰的测量 3  在频域测量串扰引入的信号 3  在时域测量串扰引入的信号 5  在时域测量被干扰通道的抖动 6  表征AdvancedTCA 背板的串扰 8  背板与测试环境 9  测试仪器 (PCB12500) 12  测量结果 13  参考文献 15  CENTELLAX · / · sales@ · 866.522.6888 i Specifications subject to change without notice. Copyright © 2001-2010 Centellax, Inc. Printed in USA. Sep 2010 Characterizing Crosstalk CENTELLAX 串扰的定义 串扰是某一个数据或时钟信号的部分能量耦合到了另一电路或系统。串扰是由容性耦合或 感性耦合的电磁场引起的模拟信号的干扰。 在任何复杂的三维结构上高密度的高速信号布线都容易产生串扰，这会导致以下信号完整 性问题： 噪声增加（降低了信噪比SNR ） 增加了数据边沿的抖动（减少了器件的规范要求的余量） 无用信号的反射（减小信号检测器的灵敏度） 优化设计可以减轻串扰的影响。增大信号和时钟线之间的物理间距，减小并行走线的长度， 使用更多的地平面的多层板、使用差分信号都可以减小串扰。遗憾的是，当前更小的设备 上有更多的数据和时钟线，这些优化设计方法的作用是有限的。 要有效的减小串扰，需要结合良好的布局设计与工程实践经验，必要时，在生产线中进行 相关测试，以确保制造公差导致的变化足够小。 串扰的仿真 最近，电路仿真工具在分析电路性能上有很大进展，但是仿真串扰的能力仍然有限。串扰 影响的程度取决于器件和传输线的物理布局和电气特性，但是，很难精确的对器件和传输 线建模。 现实世界中，串扰通常有多种来源，进一步使串扰的仿真变得复杂。一个多通道的10Gb/s 开关电路会受到许多不同组件产生串扰的影响：在ASIC或电路级设备、用于连接集成电路 到封装基板的bondwire、陶瓷封装、塑料或金属封装、连接封装芯片之间的PCB、连接器 和背板。对每个组件进行建模很有挑战性的，尤其是要考虑不同组件的几何尺寸和制作公 差，而且从连接器到IC进行建模需要花费大量的精力，建模后的也需要大量的、长时间的 计算和处理。 如果考虑相邻的干扰源（aggressor channel ）产生不相关的信号，则指数级的增大了电磁 场建模的复杂度，进一步增加了对整个系统的串扰进行建模的复杂性。串扰的模型的特点 是多个相互独立的靠近victim channel 的发送端或接收端的干扰源