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基于FPGA的K9F2G08U0MNandFLASH控制器设计
2008年3月
Electronic
Component&DeviceApplications
Vol.10No.3Mar.2008
基于FPGA的K9F2G08U0MNand
FLASH控制器设计
王崇剑,李玉山
(西安电子科技大学CAD研究所,陕西
摘
西安
710071)
要:以三星公司的K9F2G08U0M为例,介绍了NandFLASH芯片K9F2G08U0M的基本结构
及工作时序,提出了一种基于状态机思想的FLASH控制器的FPGA实现方案,并在ALTERA
CYCLONE系列的EP1C12芯片上实现了其功能。
关键词:NandFLASH;FPGA;状态机;K9F2G08U0M
0引言
Nand型FLASH以其读写速度快、存储密度
大、可擦除、非易失以及命令、地址、数据线复用和接口便利等特点,在数码产品、手持设备中获得了广泛的应用。本文将三星公司的
K9F2G08U0M型FLASH用于手持式数据采集系
统,从而实现了数据采集中的波形存储与回放功能。
图1
K9F2G08U0M的存储结构
含有一个2112字节的数据寄存器和2112字节的高
ALTERA的CYCLONE系列FPGA内部集成有
锁相环、RAM块等,芯片逻辑容量为2910~20060个LE。该器件的主要优点是价格低廉,主要应用于量大、对成本比较敏感的设计。本文使用CY-
速缓存,它们可在读写FLASH的过程中起到I/O接口与存储单元之间的数据缓冲作用。
K9F2G08U0M存储器的地址、命令和数据总
线均使用同一个8位I/O口,可在片选信号CE和写信号WE为低时写入命令、地址和数据,并在WE信号的上升沿锁存。通过命令锁存信号CLE和地址锁存信号ALE可指示当前I/O口的数据是命令还是地址。命令一般占用2个周期,但查询状态/doc/5cb1cd227cd184254b3535d7.html
CLONE系列的EP1C12芯片来完成FLASH的控制
功能。
1K9F2G08U0M的结构与工作原理
K9F2G08U0M有2G+64M位的存储单元,存
(READSTATUS)命令只占用1个周期。K9F2G08U0M的读写操作都是以页为单位进行
的,读写命令后需要发5个地址周期;擦除则是以块为单位进行的,擦除命令只需要3个地址周期发送块地址即可。该FLASH的常用命令编码如表1所列。
表2所列是K9F2G08U0M的地址发送格式。表中,Ax表示相应的地址线,A11~A0为列地址,用于表示同一页内的地址,因此,必须小于2112
储单元组成128k页(page)×(2k+64)列的存储阵列。每页由2k字节的主存储区和64字节的备用存储区组成,64字节的备用存储区可用来存放数据,也可以存放校验值。整个芯片包含128k页,每64页构成一个块(block),芯片共包含2k个块。整个存储区的结构示意图如图1所示。
除基本数据存储单元外,K9F2G08U0M还包
收稿日期:2007-09-14
(2k+64)。A28~A12被称为行地址,即页地址。
2008.3www.ecda.cn
4
2008年3月
表1
功能块擦除读写查询状态
新特器件应用
FLASH常用命令的编码
1周期60h00h80h70h
2周期D0h30h10h
Vol.10No.3Mar.2008
2.2擦除状态机
擦除操作是以块为单位进行的,执行一次擦
除命令要将所有2048个块擦除一遍。擦除一个块的时序如图3所示。
表2
I/O0
1周期2周期3周期4周期5周期
A0A8A12A20A28/doc/5cb1cd227cd184254b3535d7.html
I/O1A1A9A13A210
FLASH地址发送格式
I/O2A2A10A14A220
I/O3A3A11A15A230
I/O4A40A16A240
I/O5A50A17A250
I/O6A60A18A260
I/O7A70A19A270
2
2.1
Flash控制器的FPGA实现
主状态机
图3擦除一个块的时序图
从图3所示的时序可以看出,对于一个擦除半操作,其FLASH的操作过程是,首先发送前“个”命令(60H),然后再分三个周期从低位到高位发送行地址。由于擦除是以块为单位进行的,而芯片只有2k个块,所以行地址只有A28~A18有效,其余位为0,最后再发送后“半个”命令
FLASH控制器的主要功能是响应
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