静态时序分析在高速FPGA设计中的应用.pdfVIP

第 3 1卷第 11期 电 子 工 程 师 Vol. 31 No. 11 2005年 11月 　　　　　　　　　　　　　　　EL ECTRON IC EN GIN EER 　　　　　　　　　 　　　　　　　　Nov. 2005 静态时序分析在高速 FPGA 设计中的应用 周海斌 (南京电子技术研究所 , 江苏省南京市 2 100 13) ( ) ( ) 【摘 　要 】　介绍了采用 STA 静态时序分析 对 FPGA 现场可编程门阵列 设计进行时序验证的 基本原理 ,并介绍了几种与 STA 相关联的时序约束 。针对时序不满足的情况 ,提出了几种常用的促进 时序收敛的方法 。结合设计实例 ,阐明了 STA 在高速 、大规模 FPGA 开发中的应用 。实践表明 , 随着 数字设计复杂度的增加 ,在后端的时序验证环