第六章 测试与仿真 Verilog课件.pdf

第六章 测试与仿真 1 6.1 概 述 测试平台（testbench）通常指一段代码，用 来为设计产生特定的输入序列，也用来观测输出 的响应。通常采用VHDL、Verilog等语言编写，有 时也会电影一些外部数据文件或C函数。 2 6.1 测试平台（test bench ） 被测试模块 DUT(Device under Test) gate2 a net1 sel net2 out gate1 gate3 net3 b gate4 注：这个系统是一个完全封闭的系统：系统没有来自外部的 3 输入信号，也没有输出信号。测试平台是系统的控制核心。 6.1 测试文件 module test_file ； Data type说明 调用受测元件 产生输入激励信号 观测电路输出结果 endmodule 4 6.1 [例] 脉动计数器 顶层模块 module ripple_carry_counter(q,clk,reset); output [3:0] q; input clk, reset; //生成4个T触发器（T_FF ）的实例 T_FF tff0(.q(q[0]), .clk(clk), .reset(reset)); T_FF tff1(.q(q[1]), .clk(q[0]), .reset(reset)); T_FF tff2(.q(q[2]), .clk(q[1]), .reset(reset)); T_FF tff3(.q(q[3]), .clk(q[2]), .reset(reset)); 5 endmodule 6.1 触发器T_FF: module T_FF(q,clk,reset); output [3:0] q; input clk, reset; wire d; //调用D触发器实例 D_FF dff0(.q(q), .d(d),.clk(clk), .reset(reset)); //调用verilog基本门 not n1(d,q); endmodule 6