第二章 初识VerilogHDL Verilog课件.pdf

第二章 初识 Verilog HDL 1 2.1 Verilog HDL的设计方法 一. 自下而上（Bottom-Up）的设计方法 基本门（电路与版图）→逻辑组合→功能模块→子系统→系统总成 基于原理图，与实现工艺有关，要求设计者有微电子背景 优点：底层优化程度高，设计中大规模集成电路时的经济性好； 缺点：整体把握性差，修改困难，工作量大，设计周期长，自动 化程度低，资料不可重用，难以设计超大规模系统 2 1 2.1 二. 自上而下（Top－Down）的设计方法 系统设计→行为设计→RTL设计→逻辑综合（依赖EDA工具完成） →门级网表→工艺实现（依赖工艺库完成，ASIC和FPGA ） 基于HDL语言，RTL之前与实现工艺无关，顶层设计可无微电子背景 优点：整体把握好，顶层优化程度高，逐级仿真，及时修正，设计周期 短，自动化程度高，资料可重用，适合超大规模系统设计（10万门） 缺点：依赖EDA工具，依赖底层工艺库，设计中大规模经济性不好 3 2.1 扩展：模块化设计 顶层模块 模块A 模块B 模块C A1 A2 A3 B1 B2 C1 C2 简化复杂系统； 多个设计者并行工作； （某些）模块可重用。 4 2 2.2 Verilog HDL中的模块及其描述方式 一. 模块的概念及结构 模块（module）是Verilog HDL语言的基本单元，它 代表一个基本的功能块，用于描述某个设计的功能 或结构及其与其它模块通信的外部端口。 5 2.2 以D触发器为例 clk clk D Q clk clk clk clk clk clk 主触发器 从触发器 D Q 功能： 当时钟上升沿：Q ＝D CLK 其它：Q保持原状态 6 3 2.2 Verilog HDL对上述D触发器的描述 module dff_pos(data,clk,q); input data,clk; output q; reg q; always @(posedge c