第三章 Verilog HDL基础知识 Verilog课件.pdf

第三章 Verilog HDL基础知识 1 Outline 词法 数据类型 运算符 系统任务与系统函数 编译指令 2 3.1 基本词法 一. 间隔符与注释符 1. 间隔符 包括空格（\b）、tab（\t）、换行符（\n）及换页符 module addbit (a, b, ci, sum, co); input a; input b; input ci; output sum; output co; 3 3.1 2. 注释符 两种形式： /* */与 // module addbit (a, b, ci, sum, co); // input ports input a; input b; input ci; // output ports output sum; output co; 4 3.1 二. 数值 1. 逻辑状态 表示符号 0 1 x或X z、Z或? 逻辑状态 零、非、 1、真、高电 不定态 高阻态 低电平 平 5 3.1 2. 整数的表示 +/- 位宽’基数符号 按基数表示的数值 缺省值 6 3.1 说明： 在二进制表示中，x、z只表示相应位的逻辑状态；在八进 制/十六进制表示中，一位的x、z表示的是三个/四个二进制 位都处于x或z态 位宽是用十进制数表示的二进制位宽，缺省值=机器字 长，至少32位。位宽数值的实际二进制位数d时，高位部分 被省去；位宽d且数值的最高位是0或1，高位部分由0填充， 若最高位是x或z时，高位部分填充x或z。 下划线常用来分隔整数以提高程序的可读性，但其两边必 须都是具体的数字，如8‘b_0011_1010为非法 7 3.1 3. 实数的表示 十进制表示：如12.34 -34.5； 指数表示：如 3e-2 // 0.03 -6.2e6 // －6200000.0 说明： 小数点两边都必须有数字，如.2或2.都是非法的 当实数被转换为整数时，是按四舍五入的方式进行的。 应用在延时、负载等物理参数。 8 3.1 三. 字符串与字符变量 定义同C语言，为两个双引号“ ”之间的字符。 一个字符对应8位的ASCII值。 双引号之间的字符，不允许跨行，可由前导控制