第一章 HDL设计入门 Verilog课件.pdf

第一章 HDL设计入门 1 1.1 VLSI典型流程 系统规范说明 系统划分 设计输入 功能仿真 布局布线－版图 时序仿真 综合、优化－网表 2 参数提取－后仿真 制版流片 芯片测试 1 1.2 硬件描述语言 一. 什么是硬件描述语言（HDL） HDL －－Hardware Description Language 它是硬件设计人员和EDA工具之间的界面；是一种用形式化方法来描 述数字电路和设计数字逻辑系统的语言。 设计者可以利用这种语言来描述自己的设计思想，然后 利用EDA工具进行仿真验证和时序分析，再自动综合到 门级电路，最后用ASIC或FPGA实现其功能。 3 1.2 二.用HDL进行电子系统设计的优点 1. 能将电子系统在不同抽象层次上进行精确而简练的描述； （系统级、行为级、RTL级、逻辑门级、开关级） 2. 能在每个抽象层次的描述上对设计进行模拟验证； 3. 借助EDA工具能自动将HDL语言转换成门级网表和电路优化； 4. 较高层次的HDL描述与具体工艺无关，便于标准化和发展可重 用设计技术； 5. 使用HDL进行设计类似于编写计算机程序，带有文字注释的源 程序非常便于开发和修改； 6. 推动EDA设计技术及整个电子行业的快速发展； 4 2 1.2 三.常见的HDL语言 1. VHDL： VHDL（Very-High-Speed Integrated Circuit HDL） 诞生于1982年。1987年底，VHDL被IEEE和美国国防部确认 为标准硬件描述语言。 5 1.2 2. Verilog HDL 1983年：GDA公司的Phil Moorby首创 1984-1985年：Moorby设计出第一个Verilog仿真器 1986年：Moorby提出快速门级仿真的XL算法 1989年：Cadence公司收购了GDA公司 1990年：Cadence公司公开发表Verilog HDL语言，OVI(Open Verilog International ）组织成立 1995年：IEEE制定了Verilog HDL标准，即IEEE1364-1995 6 3 1.2 3. VHDL和Verilog HDL 的区别 VHDL在系统级描述方面具有潜在的适应性，在行为级描述方面略 强于Verilog HDL ，而Verilog HDL则在结构描述方面远优于VHDL ， 因而在ASIC领域得到了更为广泛的应用； VHDL不能完成开关级描述，所以即便是VHDL 的设计环境，在底 层实质上也是由Verilog HDL描述的器件库支持的； Verilog HDL与VHDL 的代码数之比为1：3，前者的编程风格更加 简洁、高效； VHDL源于ADA语言，而Verilog HDL源于C语言，易学易用，建议 学习H