第七章 面向综合的设计技术 Verilog课件.pdf

第七章 面向综合的设计技术 1 7.1 关于综合的介绍 一、什么是综合？ Verilog 描述（行 综合 门级网表 为描述、结构描 述） 综合就其实质而言是设计流程中的一个阶段，它 在标准单元库和特定的设计约束的基础上．把设计 的高层次描述转换成优化的门级网表的过程。 2 1 7.1 二、综合过程 3 7.1 Verilog HDL 模型 逻辑转换器 面积和速度约束 未优化的门级网表 逻辑优化器 目标工艺 优化的门级网表 工艺映射器 带有目标工艺参数 的网表 Synthesis = translation + optimization + mapping 4 2 7.1 库 库包含了综合过程中所需要的各种信息。从库的种类说， 分为以下四总类型： GTECH Library Design Ware Library Technology Library （工艺库） Symbol Library(符号库) 5 7.1 （1 ）通用单元库（GTECH ） GTECH是Synopsys的通用工艺库，它仅表示了逻辑函数 的功能，并没有映射到具体的厂家工艺库，也就是说独立 于厂家工艺的。 （2）DesignWare Library DesignWare Library是由Synopsys（或第三方）提供 的一些可重用的电路宏单元。它们可以完成诸如复杂的算 术运算（+、-、*、/等），数值比较（ 、=、=等）以 及FIFO、CPU等功能，DesignWare就包含了这些电路模块。 6 3 7.1 （3）Technology Lib Technology Lib是由芯片身产厂家提供的。它包含特 定的工艺器件以及一些必须的参数信息，如工作环境、逻 辑延时、驱动负载以及一些线负载模型等。工艺库一般由 Vendor提供。 （4）Symbol library 符号库包含元件的图形符号，用来GUI界面时显示设 计的电路图。符号库一般有Vendor提供。 7 7.1 设计规则约束 最大扇出：一个端口可以驱动的负载数目 最大转换时间：从逻辑0转换到逻辑1或相反的时间 最大电容：一个输出端口的电容负载 速度和延时 时钟 输入延时