第四章 结构描述 Verilog课件.pdf

第五章 结构描述 1 5.1 结构描述方式 硬件电路在经过 Verilog建模后将表现为分层次 的、相互联系的一组模块。 顶层模块 模块A 模块B 模块C A1 A2 A3 B1 B2 C1 C2 2 5.1 Verilog HDL对硬件系统的描述从顶层结构 上看是由组成系统的多个不同功能模块（称为 module）相互连接而成。 Verilog HDL的结构描述忠实地将图形方式 的连接关系转变为相应的文字表达。 3 5.1 top counter module top() module MUX() module counter() MUX U0() counter U1() endmodule MUX endmodule endmodule 模块调用实现的是硬件电路的复制过程 4 5.1 模块级结构描述（模块级建模） 门级结构描述（门级建模） 开关级结构描述（开关级建模） 5 5.2 模块级建模 复习模块定义 module 模块名 （端口名列表）； 模块端口说明； input、output、inout 参数定义； parameter 数据类型说明； wire 、reg、time、integer、real 连续赋值语句； assign 过程块； initial、always 任务定义； task 函数定义； function specify块； 6 endmodule 5.2 一、模块调用形式 调用形式 模块名 参数值列表 调用名 （端口名表项）； 模块名是指在modul