第5章_ASIC专题课件.pptVIP

专用集成电路设计（ASIC）简介 5.4.1 专用集成电路的设计目的和分类 通用IC芯片受功能和产品种类的限制，很多场合不足使用要求，需要用户定制IC。 按设计风格分：1.全定制 它主要基于晶体管级的芯片设计，芯片中的全部器件及互连线的版图都是按照系统要求进行人工设计的，密度高，速度快，面积小，功耗低，批量生产时经济好，但设计开发时间长，设计费用高，只适用于大量生产的通用IC或对性能有特殊要求的电路才适合全定制方式。 5.4.2 版图符号布图方法 符号版图设计利用一组预先定义好的符号来表示版图中的晶体管、接触孔、多晶硅和铝引线等。 设计人员根据网络要求画出一相应的符号图，自动转换程序再将这些符号自动地转换成版图图形。设计人员不需要考虑版图规则的细节，也不存在违反设计规则的问题，所以效率大大提高。 伪全定制 5.4.3 门阵列设计方法 门阵列是在一个芯片上把逻辑门排成阵列形式，每个门具有相同的版图形状，门与门之间暂不相连，构成一个未完成的逻辑阵列。门阵列是把单元排成阵列形式，每个单元内有若干器件，通过连接单元内器件使每个单元实现某种类型门的功能，并通过各单元之间的连接实现电路的要求。 半定制。 选定母片，利用门阵列的CAD工具设计布线，然后到集成电路生产厂做最后一次金属化布线。 5.4.5 标准单元的设计方法 在标准单元设计方法中，基本的电路单元的版图是预先设计好的，放在CAD工具的版图库，而且具有统一的高度。这部分版图不需要有设计者设计，所以是半定制。 设计者利用电路方框图调用电路符号库中的单元电路进行设计输入。经过编译生成网表 PLD的发展历程概况 PLD的发展历程概况 PLD的发展历程概况 PLD的发展历程概况  Xilinx CPLD:xc9500 FPGA:XC2000,XC3000,XC4000,Spartan,Virtex 开发工具：Foundation 2.1, Foundation 3.1, ISE Altera CPLD:MAX9000, MAX7000, MAX5000, MAX3000, FPGA:ACEX 1K, ACEX 2K,FLEX 10K, FLEX 8000, FPGA:Stratix，Cyclone StratixⅡ , Cyclone Ⅱ 开发工具： Max+plusII,QuartusII FPGA／CPLD 概述 FPGA采用SRAM进行功能配置，可重复编程，但系统掉电后，SRAM中的数据丢失。因此，需在FPGA外加EPROM，将配置数据写入其中，系统每次上电自动将数据引入SRAM中。 CPLD器件一般采用EEPROM存储技术，可重复编程，并且系统掉电后，EEPROM中的数据不会丢失，适于数据的保密。 FPGA器件含有丰富的触发器资源，易于实现时序逻辑，如果要求实现较复杂的组合电路则需要几个CLB结合起来实现。 CPLD的与或阵列结构，使其适于实现大规模的组合功能，但触发器资源相对较少。 FPGA为非连续式布线，CPLD为连续式布线。FPGA器件在每次编程时实现的逻辑功能一样，但走的路线不同，因此延时不易控制，要求开发软件允许工程师对关键的路线给予限制。CPLD每次布线路径一样，CPLD的连续式互连结构利用具有同样长度的一些金属线实现逻辑单元之间的互连。连续式互连结构消除了分段式互连结构在定时上的差异，并在逻辑单元之间提供快速且具有固定延时的通路。CPLD的延时较小。 PLD的设计方法 自下而上(Bottom Up)设计方法 自上而下(Top Down)设计方法 FPGA/CPLD设计流程 FPGA/CPLD设计流程 结束！ 从系统总体要求出发，自上而下地逐步将设计内容细化，最后完成系统硬件的整体设计。 随着新兴的EDA工具开始出现，特别是硬件描述语言HDL的出现，使得传统的硬件电路设计方法发生巨大变化。 设计准备 功能仿真 时序仿真 器件编程 设计输入 设计处理 设计输入 原理图 硬件描述语言 波形图 设计处理 优化综合 适配分割 布局布线 1.设计输入。在传统设计中，设计人员是应用传统的原理图输入方法来开始设计的。自90年代初， Verilog、VHDL、AHDL等硬件描述语言的输入方法在大规模设计中得到了广泛应用。 2.前仿真（功能仿真）。设计的电路必须在布局布线前验证电路功能是否有效。PLD设计中，有时跳过这一步。 3.设计编译。设计输入之后就有一个从高层次系统行为设计向门级逻辑电路设转化翻译过程，即把设计输入的某种或某几种数据格式(网表)转化为软件可识别的某种数据格式(网表)。 4.优化。对于上述综合生成的网表，根据布尔方程功能等效的原则，用更小更快的综合结果代替一些复杂的单元，并与指定的库映射生成新的网表，