FPGA技术小结教案.ppt

电路原理图2 电路原理图3 电路原理图4 电路原理图5 电路原理图6 电路原理图7 返回 实验二 四位乘法器设计 问题说明： 每个学生根据自己的对于乘法运算和乘法器设计的理解，进行乘法器电路的设计，并用FPGA 实现之。仅要求能够实现四位BIT的乘法运算，其他不作约束，根据自己的理解和兴趣，自由定义。 设计实验要求： 1．各自自行定义和设计，互相要有差异化，说明自己的定义特征和设计思想,要求设计两种不同的电路去实现. 2．对于自行设计有特色和原理说明详细的实验，即使实现结果有局部错误，也给予高分评价。 3．要求设计实验报告内容包括：设计定义说明、电路图、功能仿真和时序仿真图、实现后的有关资源利用等REPORT文件内容摘要。 返回 实验的安排 1.如上实验是必做实验,要求图形输入和进行原理设计与分析,不允许采用VHDL设计输入. 2.三周内交实验报告,平时在自己电脑上上机,周四上午(3-4节)和周五晚在实验室验证实验和答疑辅导. 返回 实验报告需要注意的要点 实验1 要求学会电路分析方法.利用仿真方法,熟悉电路原理,给予解析. 实验2 要求学会自己定义和设计电路的方法. 必须是由定义到逻辑分析到电路建立,千万不要着急采用VHDL设计方式去设计.发现采用VHDL方式作业者,不给分数. 返回 谢谢 内部CPU 返回 USB OPB UART OPB UART JTAG OPB USB System ACE OPB Arbiter OPB Timer OPB SDRAM OPB Video Processor OPB I2C RS 232 RS 232 RS 422 Xilinx System ACE CF SDRAM 3 x 10 bit ADC 3 x 10 bit DAC VGA In VGA Out Clock GEN Compact Flash 64 MB Xilinx Memory CPU Non-Xilinx Mixed Signal Embedded Logic DSP IP模块 返回 × × × × + + + + + + Parallel Speed Area ? ? × × + + + + D Q Somewhere in between Speed Area ? ? × + + D Q Serial Speed Area ? ? CPU核 返回 32 Bit RISC Soft Processor Speed: 68 D-MIPS at 85 MHz (in Spartan-3) 102 D-MIPS at 150 MHz (in Virtex-II Pro) $0.02*/DMIP Size: Only 1050 Logic Cells 1% of a XC3S5000 6% of a XC3S1000 60% of a XC3S50 总线结构 对于具有硬核CPU的SOPC类系统级FPGA产品,其中已加有专门的总线结构,用于提高器件在构成SOC系统时的信号传输效率和速度,一般而言,随产品而定义. 返回 大规模系统级 返回 低电压绿色器件 Altera Stratix (1.5V) 和 APEX (1.5V) 器件 返回 专用功能器件 专用功能FPGA是指专门设计用于特征用途的产品,一般是小规模\低成本器件: 例如:用于通讯接口类\用于通讯协议的编码或解码类\用于数码相机\数字玩具等用途中的ASIC类产品 (直接由FPGA实现硬COPY) 返回 模拟/数字混合FPGA 返回 局部重构、自重构、动态重构器件 返回 自重构自适应器件 还在探讨研究之中,深圳大学EDA技术中心的科研专题主要是在这个领域开展工作. 返回 EDA工具 返回 Specification Design Entry Functional Simulation Synthesis Static Timing Analysis Timing Constraints Floorplanning Gate Level Simulation Place and Route Static Timing Analysis Delay Simulation Silicon Floorplanning IP库资源 返回 DSP CORDIC Direct Digital Synthesizer FFTs DA FIR Filter MAC FIR Filter LFSR Bit Correlator CIC Filter CORDIC Digital Down Converter Direct Digital Synthesizer FFT/IFFT - 64, 256,1024 pt FIR F