EDA第1章绪论.pptVIP

WHAT A BIG AREA！ PLD/EDA工具功能发展情况 Performance/Features 1985 1988 1991 FIRST GENERATION Design Methods Equations Schematics Operating Environment DOS ASCII Graphics SECOND GENERATION Design Methods Schematics Equations AHDL Operating Environment DOS Direct Graphics THIRD GENERATION Design Methods AHDL VHDL, Verilog HDL Operating Environment Windows UNIX Windows Graphics 什么是MAX+PLUS II? 一个全面集成的 CPLD 开发系统 提供与器件结构无关的开发环境 支持 所有的 Altera产品(所有器件使用一个库) 广泛满足设计需求 设计输入 综合 布局和布线 (装入) 仿真 定时分析 器件编程 提供广泛的联机帮助 支持多种平台 ( PC机和工作站 ) 支持多种 EDA软件和标准 MAX+PLUS II 能做什么? 在一个独立的环境下运行 设计输入 设计编译 验证和编程 EDIF LPM 及其他 EDIF Verilog VHDL SDF 标准 EDA 设计输入: 标准的 EDA 设计验证方式: Cadence Mentor Graphics Logic Modelling Synopsys Viewlogic 其他方式 Cadence Mentor Graphics OrCAD Synopsys Viewlogic 其他输入方式 MAX+PLUS II 编译器 图形 设计输入 文本设计输入 (AHDL, VHDL, Verilog HDL) 波形设计输入 Design Entry 分层 设计输入 版图 编辑 设计规则检查 逻辑综合 装入器件 多多器件划分 自动错误定位 定时驱动编译 定时仿真 功能仿真 多器件仿真 定时分析 器件编程 其他功能 与其他 EDA工具良好接口 MAX+PLUS II Altera的门阵 列转换工具包 Verilog HDL 和 VHDL 设计文件 标准 EDA 仿真器 Verilog HDL VHDL EDIF SDF 标准 EDA HDL文件 标准 EDA 原理图 EDIF LMF TDF MAX系列 FLEX系列 Classic系列 工程设计的构成 - 编译器可以直接读取某些顶层设计 EDIF网表文件 VHDL网表文件 Xilinx网表文件 使用图形编辑器将OrCAD编辑的原理图保存为.gdf文件 顶层设计 EDIF格式、 VHDL文件、 OrCAD原理图和Xilinx文件 创建符号或者嵌入文件 在图形编辑器里嵌入符号或者在文本编辑器里嵌入文件 其他的知识产权文件 JEDEC文件、 ABEL文件和 PALASM文件 转换工具在 Altera公司的ftp服务器上 子设计 (下层模块) 编译器的输入和输出文件 MAX+PLUS II 设计文件 (.gdf, .tdf, .vhd) MAX+PLUS II 编译器 编译器网表提取模块 （包含各种网表的阅读器） 功能、定时或链接 SNF 提取模块 EDIF、 VHDL 和 Verilog Netlist 生成模块 数据库生成模块 划分模块 设计医生 逻辑综合模块 装入模块 装配模块 第三方 EDA 设计文件 (.edf, .sch, .xnf) 功能仿真 网表文件 (.snf) 定时仿真 网表文件 (.snf) 编程文件 (.pof, .sof, .jed) 第三方 EDA 仿真和定时文件 (.edo, vo, vho, sdo) 映射文件 (.lmf) 指定和配置信息 (.acf) 设计输入总结 设计文件 支持文件 MAX+PLUS II 图形编辑器 MAX+PLUS II 文本编辑器 MAX+PLUS II 符号编辑器 MAX+PLUS II 波形编辑器 .gdf .tdf .vhd .sch .edf .xnf MAX+PLUS II 第三方 EDA 工具 .sym .inc 用户 .wdf .lmf MAX+PLUS II 的操作环境 工具栏提供常用功能的快速启动 状态提示条简要描述被选中的菜单命令和工具栏按钮 “MAX+PLUS II” 菜单使你访问到MAX+PLUS II的所有功能 “Help”菜单为你提供联机帮助 工程路径 和工程名称 应用系统投产 设计说明书 编译设计文件 综合、适配与优化 定时验证，时序仿真 器件编程 应用系统硬件测试 修改设计 设计输