EDA技术实用教程1-3.ppt

* * * * * * * * * GAL 结构控制字寄存器 结构控制字寄存器(82位),两端各有32位为乘积项失效位，中间18位为控制字，其中SYN和AC0各一位，同时控制8个OLMC。 AC1（n）和XOR（n）各有8位，分别控制8个OLMC。 SYN：决定OLMC为时序逻辑电路（当SYN＝0时， D触发器工作）还是组合逻辑电路（当SYN=1时， D触发器不工作）。 AC0、AC1（n）：与 SYN相配合，用来控制输出逻辑宏单元的输出组态。 类型 与阵列 或阵列 输出电路 PROM ( 即可编程 ROM ) 固定 可编程 固定 PLA ( 即 Programmable Logic Array，可编程逻辑阵列 ) 可编程 可编程 固定 PAL ( 即 Programmable Array Logic，可编程阵列逻辑 ) 可编程 固定 固定 GAL ( 即Genetic Array Logic，通用阵列逻辑 ) 可编程 固定 可组态 PLD基本结构 GAL 可重复编程、工作速度高、价格低、用可编程的输出逻辑宏单元取代了固定输出电路，有编程工具和软件支撑。 CPLD vs FPGA CPLD FPGA 内部结构 Product－term Look－up Table 程序存储 内部EEPROM SRAM，外挂EEPROM 资源类型 乘积项丰富,适合组合逻辑 触发器丰富,适合时序逻辑 规模复杂度 规模小，逻辑复杂度低 规模大，逻辑复杂度高 功耗 高 低 编程下载 基于E2PROM或FLASH,非挥发性编程次数可达1万次,无需外部存储器芯片 基于SRAM,每次上电需重新配置,易于实现板级和系统级动态配置 编程粒度 粗,逻辑块编程 细,门级编程 互联结构 连线资源 集总式布线结构，Pin到Pin延迟固定，布线资源有限 分布式， Pin到Pin延迟不可预测，丰富的布线资源 其他资源 － EAB，锁相环 保密性 可加密 一般不能保密 硬件测试技术 IEEE1149.1-1990标准JTAG，用于解决大规模集成电路的测试问题。 新型PLD器件都支持边界扫描技术，并将其作为ISP接口。 在嵌入式系统,DSP和PLD中应用广泛。 在系统编程(ISP)技术 Lattice公司于90年代初推出ISP技术和器件。 ISP是指无需编程器，采用直接或间接方式，对系统中单个或多个PLD器件进行编程或改写的技术。 由器件级编程升级为系统（板级）编程或配置。 可对器件及整个系统进行在线重构。 方便硬件在线编程和调试，方便硬件版本的升级，类似于软件升级。 isp方式： 采用专用isp接口和电缆； isp串行菊花链组态方式； 借用JTAG边界扫描测试技术BST技术方式。 在系统编程(ISP)技术 ISP接口： 使能信号ispEN＝０时 IOC置高阻态，编程工作状态 MODE 模式控制信号 SCLK 串行时钟输入 SDI 串行数据和命令输入 SDO 串行数据输出 在系统编程(ISP)技术 多路编程平台：通过PC机编程；通过嵌入式处理器编程；用第三方编程器编程 编程电缆连接计算机并行口和PCB板十芯插头， PLD芯片有四个管脚（编程脚）与插头相连。 EDA开发工具 集成环境：MaxPlusII和Quartus II FPGA的发明者 集成环境： ISE ISP技术的发明者 集成环境：ispLEVER 提供军品及宇航级产品 EDA开发工具  知识产权IP IP（Intelletual Property）核有MCU，DSP，标准接口，标准算法等。实现形式分为： 软IP核：对电路功能的RTL或门级HDL描述代码，用户可 修改，与硬件结构关系不大，可预测性差 ； 硬IP核：以版图形式描述的设计模块，用户不可修改； 固IP核：介于软核和硬核之间，允许用户进行部分修改和优化。 IP模块的优化：芯片面积最小，运算速度最快，功率消耗最低，工艺容差最大。 PAL  反馈 时钟 寄存器 输出选择 输出使能 反馈控制 或门控制 GAL的 OLMC 每个OLMC包含： 异或门：控制输出信号的极性 D触发器：适合设计时序电路 4个多路选择器: PTMUX或门控制选择 TSMUX输出使能选择 OMUX输出选择 FMUX反馈信号选择 输出使能选择 反馈信号选择 或门控制选择 输出选择 Moore 定律 The number of transistors per integrated circuit would double every 18 month. Dr. Gordon E. Moore，1965 IC 工艺指标： 光刻精度（纳米）： 350、250、180、130、 90、65、45、23 晶圆尺寸（英寸）： 6、8、12 EDA设计 时间 成本 灵