2009_VHDL设计初步(EVITA版).pptVIP

10/18/2009 VHDL 设计初步 云南大学信息学院 电子信息技术基础实验教学中心 周克峰 谢戈 余江 §3　声明信号 3.1　外部信号与内部信号 外部（external）信号——把系统与外部环境连接起来，形成系统的接口（端口）。在 entity 中声明。 内部（internal）信号——对系统外部不可见，完全嵌入在系统内部，是内部结构的一部分，在内部电路之间提供信号。在 architecture 中声明。 entity ... -- 外部信号声明 ... end entity ... architecture ... -- 内部信号声明 ... end architecture ... 3.2　声明接口信号 把系统与外部环境连接起来的信号，在VHDL中称为端口，定义在系统 entity 部分的 port 子句中 在 entity 内，每一个信号都定义为一个端口 每一个信号都必须有一个唯一的信号名，以及一个类型 port 还必须具有信号流方向的指示，即 mode 3.3　端口模式 mode 5种：in、out、inout、buffer、linkage mode 应该明确声明，否则默认为 in VHDL中，每个端口都要指定一个适当的 mode 语法：port_name : mode port_type 所有端口用一个 port 子句，声明之间用分号（;）分隔。最后的一个没有分号。 entity ... -- 外部信号声明 port ( a, b, c : in Bit; DATA : in Bit_vector (0 to 7); RESULT : inout Bit_vector (0 to 7); z : in Bit; EXTBUS : out Bit_vector (4 downto 0)); end entity ... 3.4　内部信号声明 与外部信号在 entity 中声明对应，内部信号在architecture 中描述 必须在每个声明中使用 signal，与其它对象区分 端口声明中 signal 不是必须的 内部信号不需要 mode 声明 architecture ... -- 内部信号声明 signal x, y : Bit; signal INTBUS : Bit_vector (0 to 4); ... end architecture ... 3.5　内部信号的可见性 信号的可见性（visibility）由声明的位置决定： package 中声明的，所有使用包的设计单元可见 entity 中声明的，指定的 architecture 中可见 architecture 中声明的，只对该结构可见 结构内部的 block 中声明的，只对这个模块可见 §4　练习 一条 8 位的总线，用标准类型 byte 来表示。 连接系统及其外部环境的信号定义为 port。 总线宽度由定义中的位的顺序隐含地确定。 对VHDL信号的前一个值进行检查是有可能的。 在向量中定义的位顺序并不重要。 §4　练习（续一） 系统内部的信号在实体中声明为 generic，因为它们必须 generated（被产生）出来。 内部信号声明包括对信号名、模式和类型的声明。 信号可以定义为：信息的传输者。 如果信号在包中声明，然后由一个实体使用，那么同样必须在这个实体的结构中使用 use 子句。 电子设备（比如计算机）中唯一的信号就是电子信号。 §4　练习（续二） 实体中声明的信号，对所有指派给该实体的结构可见。 总线与向量是同一概念的两种不同叫法。 向量中位顺序的左边界必须始终小于右边界。 每个端口必须指定一个端口模式。 系统的所有信号都是在系统的实体中定义。 第 4 章 系统接口规范 §1　实体头部 1.1　实体名称 使用有意义的、最能表示系统用来做什么的、名词短语 用大、小写字母混合书写 标识符命名规则： 必须在一行内写完 必须以字母开始 只能由字母、数字和下划线（_）组成 不能以下划线开始或结束，也不能并排 标识符中不能有空格 不区分大、小写字母 保留字不能用作标识符（包括特定名称在内） 可以使用扩展标识符（由“\”包围） 实体名举例： Counter_4Bit Mux_4_To_1 ALU UART_Transmit Receiver 1.2　VHDL中的注释 没