D05_数字钟设计QII_Verilog.pptVIP

7.2 多功能数字钟设计 一、任务： 用FPGA器件和EDA技术 实现多功能数字钟的设计 二、实验的步骤与要求 熟悉EDA软件的使用； 拟定数字钟的组成框图，划分模块； 采用分模块、分层次的方法设计电路； 各单元模块电路的设计与仿真； 总体电路的设计与仿真； 总体电路的下载与调试。 设计可以采用原理图或HDL语言。 三、实验进度安排 四、自学的内容与学习要求 四、自学的内容与学习要求 了解数字钟的功能要求及设计方法； 了解CPLD/FPGA的一般结构及开发步骤； 掌握ISE软件的使用； 熟悉用FPGA器件取代传统的中规模集成器件实现数字电路与系统的方法。 五、数字钟电路的组成框图 时、分、秒计数器的设计 分和秒计数器都是模M=60的计数器 其计数规律为00—01—…—58—59—00… 时计数器是一个24进制计数器 其计数规律为00—01—…—22—23—00… 即当数字钟运行到23时59分59秒时，秒的个位计数器再输入一个秒脉冲时，数字钟应自动显示为00时00分00秒。 六 、FPGA开发软件使用 开发流程： 参考资料 罗杰主编.《Verilog HDL与数字ASIC设计基础》.华中科技大学出版社，2008 王金明，杨吉斌.《数字系统设计与Verilog HDL》.电子工业出版社 夏宇闻.Verilog数字系统设计教程.北航出版社，2004 杨春玲，朱敏.EDA技术与实验.哈尔滨工业大学出版社，2009 实验报告要求 实验名称 实验任务及要求 实验条件（实验仪器、软件、实验板等） 电路的设计过程： 组成框图、工作原理 单元电路设计（或源代码及注释）及仿真波形 总体仿真波形（对波形含义的说明） 调试过程： 调试步骤 调试中碰到的问题及解决方法 最后观察到的实验结果 实验的收获、体会与改进建议（含对实验课程看法） * * 一、设计任务 (p242/362) 五、多功能数字钟的设计思路 六、EDA软件的使用（现场演示） 二、实验的步骤与要求 四、自学内容与学习要求 三、实验进度安排 已知条件 Quartus II软件 FPGA实验开发装置 基本功能 以数字形式显示时、分、秒的时间； 小时计数器为同步24进制； 要求手动校时、校分。 扩展功能 任意时刻闹钟； 小时显示（12/24）切换电路 仿广播电台正点报时； 自动报整点时数。 选做题： 汽车尾灯控制电路（具体要求见p85） （选做,3分） 15周：模块1、2－60进制、24进制同步计数器设计与仿真； 16周：顶层模块－调用模块1、2组成数字钟主体电路，并完成引脚分配、编译、仿真、下载与调试等。 17周：扩展电路（校时、任意时刻闹钟 ）实验。 18周：数字实验操作考试。 扩充内容：小时显示：可切换12小时/24小时显示。 （不作为必做要求） 第7章（p235） 7.2 多功能数字钟电路设计 第9章 （P310） 9.4 可编程逻辑器件CPLD/FPGA ISE 开发软件 数字钟电路系统由主体电路和扩展电路两大部分所组成 秒计数器计满60后向分计数器进位 分计数器计满60后向小时计数器进位 小时计数器按照“24进制”规律计数 计数器的输出经译码器送显示器 计时出现误差时可以用校时电路进行校时、校分、校秒 扩展电路必须在主体电路正常运行的情况下才能实现功能扩展 设计输入 项目编译 仿真与定时分析 编程下载 系统测试 修改设计 1. 框图 2. 主体电路Verilog实现的层次图 3. 六十进制计数器的设计 //**************** counter10.v ( BCD: 0~9 ) ************** module counter10(Q, nCR, EN, CP); input CP, nCR, EN; output [3:0] Q; reg [3:0] Q; always @(posedge CP or negedge nCR) begin if(~nCR) Q = 4b0000; // nCR＝0，计数器被异步清零 else if(~EN) Q = Q; //EN=0,暂停计数 else if(Q == 4b1001) Q = 4b0000; else Q = Q + 1b1; //计数器增1计数 end endmodule 3. 六十进制计数器的设计 //*************