电子设计自动化（EDA）技术（ 第二版） 教学课件 作者 唐亚平龚江涛粟慧龙 编 项目7 秒表的VHDL设计.pptVIP

尚辅网 尚辅网 一、项目描述 设计一个带2位数码管显示的10进制秒表 在数码管上循环显示0～99，利用学习开发板上时钟脉冲作为计数脉冲。 每计一个脉（即每秒钟），显示内容加一，并输出显示在数码管上。 一、项目描述 二、项目资讯 进程语句（Process Statements） 顺序语句（Sequential Statements） 其它语句 VHDL的程序包、库及其配置 （参见专题课件相应内容） 三、项目分析 三、项目分析 三、项目分析 三、项目分析 三、项目分析 三、项目分析 三、项目分析 四、项目实施 微机一台（Windows XP系统、安装好Quartus Ⅱ5.0等相关软件） EDA学习开发板一块 USB电源线一条 ISP下载线一条。 四、项目实施——1. QuartusⅡ VHDL设计输入法 四、项目实施——1. QuartusⅡ VHDL设计输入法 四、项目实施——1. QuartusⅡ VHDL设计输入法 四、项目实施——1. QuartusⅡ VHDL设计输入法 四、项目实施——1. QuartusⅡ VHDL设计输入法 四、项目实施——1. QuartusⅡ VHDL设计输入法 四、项目实施——1. QuartusⅡ VHDL设计输入法 四、项目实施——1. QuartusⅡ VHDL设计输入法 四、项目实施 电路调试： 1．根据项目需要，将跳线J12、J13调整到合理的位置，J13设置使输出频率为1Hz，J12设置使输出频率为250Hz以上； 2．接通电源，观察数码管显示的数值，检查是否达到设计要求，是否随时钟的变化而进行加1计数，进位是否正常，计到最大值时是否回到00等。 故障分析及排除： 1.显示00，不进行计数，首先检查计数脉冲是否正确连接，跳线是否插好，位置是否正确，相应CPLD管脚是否分配正确。另外要仔细检查仿真结果，排队电路设计错误。 2.计数数码显示位置错误，或是高低位错位，首先应检查CPLD位选输出端的否接错（管脚是否分配正确），其次检查设计中的扫描电路CASE语句分支对应的关系是否错位。 3.进位错误或不进位，就是COUN单元设计有误，就根据仿真结果，分析，找出错误。 五、项目评价与总结提高 五、项目评价与总结提高 秒表的主体是计数器。计数器分为同步计数器和异步计数器两种。正确设计计数器是设计秒表的关键。 在使用多位数码管显示时，需要采用动态扫描技术。扫描频率应在几百Hz（理论值24）以上。 采用元件例化语句，可以实现VHDL程序的模块设计。 尚辅网 电子设计自动化技术课程课件 项目七 秒表的VHDL设计 尚辅网 1. 项目任务 尚辅网 2. 项目目标 学生的沟通能力及团队协作精神 良好的职业道德 质量、成本、安全、环保意识 职业 素养 三 熟练掌握Quartus II软件的文本输入设计方法 会使用VHDL的顺序语句设计同步、异步时序逻辑电路 掌握Quartus II软件对各个子模块程序单独进行编译、仿真的方法 技能 二 掌握process语句的使用 掌握VHDL的顺序语句的使用 掌握用元件例化语句实现多个子模块连接的设计方法。 掌握VHDL设计同步、异步时序逻辑电路 知识点 一 目 标 类别 序号 尚辅网 四项内容 尚辅网 1.系统功能分析 在EPM240内部设计二个十进制秒表，分别表示秒表的个位和十位对外部脉冲进行计数实现。 采用动态扫描，轮流把秒表的个位数和十位送到数码管上显示，即当第一个扫描时钟来时，将个位计数值送至数码管显示，下一个脉则送出十位计数值，循环执行。 从开发板上引入二路时钟信号，一路用于计数，另一路用来扫描。计数时钟频率为1Hz，扫描时钟应大于24Hz。 尚辅网 2.硬件电路设计 秒表电路完全由CPLD内部电路实现，显示电路由外部的2位数码管来完成 秒脉冲和扫描脉冲由外部数字时钟源提供，输出分别连接到数码管的位选和段码。 尚辅网 3.软件设计思路 在较复杂的PLD设计中，采用自顶向下的设计方法。 首先应将设计项目分解成若干个较小的功能子模块，然后再通过一个顶层模块把所有功能子模块连接起来。 秒表分解成计数、动态扫描和数码管显示译码三大功能子模块以及一个顶层模块。 所有模块全部可以采用VHDL语言来设计，其中数码管显示译码模块可以直接采用项目六设计好的程序。而顶层模块利用VHDL语言中的元件例化语句来实现。 尚辅网 --Count.vhd 计数模块 ………… ENTITY COUNT is PORT( CNT_CLK : IN STD_LOGIC; -- 秒计数脉冲 COUNT_BIT : out STD