逻辑综合的概念、流程及举例.ppt

常用的综合策略 自顶向下的综合策略 自底向上的综合策略 常用的综合策略——自顶向下的综合策略 顶层设计与其子模块同时编译，仅需要施加顶层约束。 对一些设计规模较小的设计（100Kgates），这种策略比较适合。 优点： 仅需要对顶层施加约束条件 将整个设计作为整体来优化，可以获得较好的结果。 缺点： 编译时间长， 某一个子模块改变时，需要整个设计重新综合， 如果设计中存在多个时钟域，则不能达到很好的效果。 常用的综合策略——自顶向下的综合策略 # read in design read_verilog A.v read_verilog B.v . . . read_verilog TOP.v current_design TOP.v link # apply basic constraints to design set_wire_load_model set_input_delay . . . #compile design compile 常用的综合策略——自底向上的综合策略 单独地对各个子模块进行约束与综合，然后将它们整合到上一层模块中，进行综合，重复这一过程，直至综合最顶层的模块。 这一策略可以用于综合大规模的设计。 优点： 各个模块可单独并行设计，方便对整个设计进度的管理。 缺点： 顶层中看到的关键路径在其他层面看来不一定是需要优化的关键路径。 定义各个子模块的约束条件，特别是接口信号的输入/输出延时，需要花较长的时间。 这种策略还将导致过多的脚本维护。 常用的综合策略——自底向上的综合策略 准备一个全局的约束文件和各个子模块的约束文件 单独综合每个子模块 读取顶层设计和未载入内存中的已综合子模块 设置顶层设计为当前设计，链接施加顶层约束 如果设计满足约束，则综合完成 使用Design Compiler进行逻辑电路综合 Design Compiler的简介 Design Compiler综合的过程 预综合过程(Pre-synthesis Processes) 施加设计约束(Constraining the Design) 设计综合(Synthesizing the Design) 综合报告、设计的保存和时序文件的导出 综合报告 Design report_design 报告设计特性 report_area 报告设计的面积 report_hierarchy 报告设计层次 Instances report_cell 显示例化信息 Reference report_reference 显示引用信息 Pins report_port 显示端口相关信息 Nets report_net 显示网络特性 综合报告 Clock report_clock 显示时钟相关信息 Timing report_path_group 显示设计中的所有时序路径 report_timing 检查设计时序 report_constraint 检查设计约束是否被满足 Report_delay_calculation 报告延时路径计算的详细信息 综合报告——Timing报告 使用report_timing命令可以报告Timing信息 tcl模式下，Timing报告命令设置如下： report_timing –from [get_ports A] –to [get_ports OUT] –nworst 5 “./report_timing.rpt” -from 路径起点列表：需要计算时延的路径的起点 -to 路径终点列表：需要计算时延的路径的终点 -nworst 路径数：报告的路径数（缺省为1，由时延裕量最小的路径开始报起） 综合报告——面积报告 使用report_area命令可以报告面积信息 tcl模式下，面积报告命令设置如下： report_area “./report_area.rpt” 综合报告——引用报告/例化报告 使用report_reference命令可以报告引用信息 使用report_cell命令可以报告例化信息 tcl模式下，引用报告命令设置如下： report_reference “./report_reference.rpt” tcl模式下，例化报告命令设置如下： report_cell “./report_cell.rpt” 设计的保存 使用write命令来实